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852a1ccff9
GPG key ID:
5A1BBB0FB1D4716B
4 changed files with 53 additions and 43 deletions
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@ -629,8 +629,8 @@ Es ist kein spezieller Hardware-Subtrahierer notwendig. Eine Subtraktion wird ü
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\item Kleines $1\times 1$ im Binärsystem ist ein einfaches \code{UND}
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\item Es gibt keine Überträge beim kleinen $1\times 1$ im Binärsystem
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\item Bilden von Zwischensummen
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\item keine mehrstelligen Überträge bei Addition von zwei Summanden
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\item rechten Faktor beginnend mit niederwertigster Stelle abarbeiten, siehe \autoref{tbl:multi_rl}
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\item Keine mehrstelligen Überträge bei Addition von zwei Summanden
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\item Rechten Faktor beginnend mit niederwertigster Stelle abarbeiten, siehe \autoref{tbl:multi_rl}
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\end{enumerate}
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\end{paracol}
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@ -665,7 +665,7 @@ Ein $n\times m$-Bit-\acf{PM}, bspw. ein $5\times 4$-Bit-\acl{PM} ist in \autoref
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\end{figure}
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\begin{Achtung}[frametitle={Hinweis zur Abbildung}]
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Unbedingt auf die \enquote{0} als Eingang achten! Ansonsten gibt es in der Klausur punktabzug!
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Unbedingt auf die \enquote{0} als Eingang achten! Ansonsten gibt es in der Klausur punktabzug! Bei unterschiedlicher Stellenanzahl sind Nullen aufzufüllen.
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\end{Achtung}
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\begin{Hinweis}
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@ -680,25 +680,27 @@ Ein $n\times m$-Bit-\acf{PM}, bspw. ein $5\times 4$-Bit-\acl{PM} ist in \autoref
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\item $n\cdot m$ ~~ \code{UND} mit jeweils 2 Eingängen $\Rightarrow$ $2\cdot n\cdot m$ Transistoren
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\end{itemize}
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\newpage % Nur für's Layout
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\textit{Somit ergibt sich bei\ldots}
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\begin{enumerate}%[leftmargin=0pt]
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\item[\ldots] Verwendung eines \textbf{\acs{RC-PA}}:
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\begin{itemize}[noitemsep]
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\item[$\Rightarrow$] $n$-Bit-\acs{RC-PA}: ~ $18n-10$ Transistoren
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\item[$\Rightarrow$] davon $m-1$: $(m-1)(18n-10)$ Transistoren = $18nm-18n-10m+10$ Transistoren
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\item[$\Rightarrow$] Insgesamt: ~~~ $20nm-18n-10m+10$ Transistoren $\Rightarrow O(n)$
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\item[$\Rightarrow$] Insgesamt: ~~~ $20nm-18n-10m+10$ Transistoren $\Rightarrow O(nm)$
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\end{itemize}
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\item[\ldots] Verwendung eines \textbf{\acs{CLA-PA}}
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\begin{itemize}[noitemsep]
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\item $n$-Bit-\acs{CLA-PA}: $\approx O(n\cdot 2^n)$
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\item $\Rightarrow$ davon $m-1$: ~ $(m-1)\cdot O(n\cdot 2^n) = O(n\cdot m\cdot 2^n)$
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\item $n$-Bit-\acs{CLA-PA}: $\approx O(n\cdot 2^n)$ \textit{(Achtung: eigentlich $O(n^2\cdot 4^n)$)}
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\item[$\Rightarrow$] davon $m-1$: ~ $(m-1)\cdot O(n\cdot 2^n) = O(n\cdot m\cdot 2^n)$
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\end{itemize}
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\end{enumerate}
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Hier bei verschieden großen Faktoren also besser $m>n$ bei \ac{CLA-PA}) für geringeren \acs{HW}-Aufwand.
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Hier bei verschieden großen Faktoren also besser $m>n$ bei \ac{CLA-PA}) für einen geringeren \acs{HW}-Aufwand.
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Demgegenüber bei Verwendung von \acs{RC-PA}: Besser $n>m$ für geringeren \acs{HW}-Aufwand. \todo{Besser umformulieren}
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Demgegenüber sollte bei Verwendung von \acs{RC-PA} besser $n>m$ für geringeren \acs{HW}-Aufwand sein.
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\subsubsection{Analyse: Zeitaufwand für die Multiplikation mit Paralleladdierer}
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1 \acs{GLZ} für einstellige Multiplikation (\code{UND}-Gatter) sowie $(m-1)~\times$ Berechnungszeit($n$-Bit-\acs{PA})
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@ -707,34 +709,37 @@ Demgegenüber bei Verwendung von \acs{RC-PA}: Besser $n>m$ für geringeren \acs{
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\item Annahme: \acs{PA} sind $n$-Bit-\acs{RC-PA}. \newline
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Berechnungszeit eines $n$-Bit-\acs{RC-PA}: $2n$ \acs{GLZ} \newline
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Insgesamt: $1+(m-1)\cdot 2n=2nm-2n+1$ \acs{GLZ} \newline
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Damit besser $n>m$ bei Verwendung von \acs{RC-PA} um geringeren Zeitaufwand zu bekommen.
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Damit besser $n>m$ bei Verwendung von \acs{RC-PA}, um geringeren Zeitaufwand zu bekommen.
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\item Annahme: \acs{PA} sind $n$-Bit-\acs{CLA-PA} \newline
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Berechnungszeit eines $n$-Bit-\acs{CLA-PA}: $6$ \acs{GLZ} \newline
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Insgesamt: $1 + (m-1)\cdot 6$ \acs{GLZ} $=6m-5$ \acs{GLZ} $=O(m)$ \newline
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damit: besser $n>m$ bei Verwendung von \acs{CLA-PA}, um geringeren Zeitaufwand zu bekommen \newline
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$\lightning$ zu großer \acs{HW}-Aufwand (wächst exponentiell mit $n$)
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\end{enumerate}\todo{Kontrollieren...}
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Damit besser $n>m$ bei Verwendung von \acs{CLA-PA}, um geringeren Zeitaufwand zu bekommen
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\textcolor{red}{$\lightning$} zu großer \acs{HW}-Aufwand (wächst exponentiell mit $n$)
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\end{enumerate}
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\bigskip
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\bigskip
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\begin{Hinweis}[frametitle={Hinweis für die Klausur}]
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Logarithmischen Aufwand für \acs{CLA-PA} auf \href{https://de.wikipedia.org/wiki/Paralleladdierer_mit_\%C3\%9Cbertragsvorausberechnung}{Wikipedia} nachschauen. Dies wird wahrscheinlich in der Klausur abgefragt! Unserer Variante hat exponentiellen Hardwareaufwand und konstanten Zeitaufwand. Die Variante auf \href{https://de.wikipedia.org/wiki/Paralleladdierer_mit_\%C3\%9Cbertragsvorausberechnung}{Wikipedia} nicht.
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Den logarithmischen Aufwand für \acs{CLA-PA} auf \href{https://de.wikipedia.org/wiki/Paralleladdierer_mit_\%C3\%9Cbertragsvorausberechnung}{Wikipedia} nachschauen. Dies wird wahrscheinlich in der Klausur abgefragt! Unserer Variante hat exponentiellen Hardwareaufwand und konstanten Zeitaufwand. Die Variante auf \href{https://de.wikipedia.org/wiki/Paralleladdierer_mit_\%C3\%9Cbertragsvorausberechnung}{Wikipedia} nicht.
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\end{Hinweis}
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\subsection{Seriellmultiplizierer}
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Motivation: Noch engere Anlehung an das schriftliche Multiplikationsverfahren, um den Aufwand für die Addierglieder gering zu halten.
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\subsection{Seriellmultiplizierer} \index{Seriellmultiplizierer}
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Motivation: Wir wollen eine noch engere Anlehung an das schriftliche Multiplikationsverfahren, um den Aufwand für die Addierglieder gering zu halten.
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Siehe \autoref{fig:seriellmultiplizierer}.
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\autoref{fig:seriellmultiplizierer} zeigt einen 5-Bit-\acl{SM}.
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\begin{figure}[ht]
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\centering
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\includegraphics[width=13cm]{Bilder/Seriellmultiplizierer.png}
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\includegraphics[width=15cm]{Bilder/Seriellmultiplizierer.png}
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\caption{5-Bit Seriellmultiplizierer}
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\label{fig:seriellmultiplizierer}
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\end{figure}
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\bigskip
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\begin{Hinweis}
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||||
Vor dem ersten Takt müssen alle D-FF auf \code{0} gesetzt werden \newline
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Vor dem ersten Takt müssen alle \acsp{D-FF} auf \code{0} gesetzt werden \newline
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(\enquote{Reset-Eingang} oder ähnliches)
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\end{Hinweis}
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@ -746,7 +751,7 @@ Siehe \autoref{fig:seriellmultiplizierer}.
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\textbullet~ & $n$ \code{UND} mit jeweils 2 Eingängen & $\Rightarrow$ 2 Transistoren \\
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\textbullet~ & $2n$ \acsp{D-FF} & $\Rightarrow$ $12n$ Transistoren \\
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\textbullet~ & $2m$-Bit-\acs{SR} & $\Rightarrow$ $12m$ Transistoren \\
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||||
\textbullet~ & \multicolumn{2}{l}{Takterzeugung (wird im folgenden nicht berücksichtigt)}
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||||
\textbullet~ & \multicolumn{2}{@{}l}{Takterzeugung (wird im folgenden nicht berücksichtigt)}
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\end{tabular}
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gesamt: $18n-10+2n+12n+12m=32n+12m-10$ Transistoren % stimmt so; verglichen mit 15er
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@ -805,23 +810,24 @@ In \autoref{tbl:risc_cisc} werden \acs{RISC} und \acs{CISC} verglichen.
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\begin{tabular}{cp{7.55cm}|cp{7.55cm}}
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\multicolumn{2}{p{8.2cm}|}{\textbf{\acf{RISC}}}
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& \multicolumn{2}{p{8.2cm}}{\textbf{\acf{CISC}}}
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\\ \midrule
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\\[1.5ex] \midrule
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\multicolumn{2}{p{8.2cm}|}{für jeden Maschinensprachenbefehl gibt es eine \enquote{passende} Hardwareeinheit}
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& \multicolumn{2}{p{8.2cm}}{manche Maschinensprachenbefehle werden als Mikroprogramm ausgeführt}
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\\ \midrule
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\\[1.5ex] \midrule
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$\oplus$ & Einheit für Mikroprogrammausführung kann bei der Produktion entfallen \newline
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(CPU weniger komplex)
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& $\oplus$ & komfortables Programmieren in Maschinensprache \\
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||||
& $\oplus$ & komfortables Programmieren in Maschinensprache
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\\[4.5ex]
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$\ominus$ & \acs{CPU} wird komplex, falls die Forderung nach komplexen Befehlen in Maschinensprache realisiert, besteht.
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& $\ominus$ & bei manchen Befehlen (welche als Mikroprogramm ausgeführt werden) ist die Bearbeitungszeit sehr groß und variabel.
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\\
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\\[1.5ex]
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$\oplus$ & jeder Befehl kann in wenigen (und jeweils einer festen Zahl an) Taktzyklen ausgeführt werden.
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& $\ominus$ & Mikroprogramme sind Software, komplex und fehleranfällig, ggf. Austausch der \acs{CPU} für \enquote{Bugfix} notwendig (vgl. \href{https://de.wikipedia.org/wiki/Pentium-FDIV-Bug}{Intel Pentium FDIV Bug})
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\\
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||||
\\[1.5ex]
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\end{tabular}
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\medskip
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\hspace*{-6mm}
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@ -22,7 +22,7 @@ Motivation für Sekundärspeicher: nicht-flüchtig, \dash der Speicherinhalt ble
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\textbf{Anwendungen:}
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\begin{itemize}[noitemsep]
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\begin{itemize}
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\item Programmcode (Betriebsystem, Anwendungsprogramme)
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\item Nutzdaten
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\item virtuelle Erweiterung des Speicherwerks (Swap-Datei/-Partition)
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@ -33,6 +33,8 @@ Motivation für Sekundärspeicher: nicht-flüchtig, \dash der Speicherinhalt ble
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Temporärer, flüchtiger, schneller Zwischenspeicher, um auf Informationen aus dem Hauptspeicher schneller zugreifen zu können.
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\newpage % Für's Layout
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Eigenschaften des Cache:
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\begin{itemize}[noitemsep]
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\item flüchtig
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@ -52,7 +54,7 @@ Eigenschaften des Cache:
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Verantwortlich dafür, dass der Cache Geschwindigkeitsvorteile bringen kann.
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\begin{description}
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\item[räumliche Lokalität] Wenn auf eine Adresse zugegriffen wird, wird auch auf naheliegende Adressen zugegriffen.
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\item[zeitlich Lokalität] Die Zugriffe (auf nahe beieinanderliegene Adressen) erfolgen in relativ geringem zeitlichen Aufwand
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\item[zeitliche Lokalität] Die Zugriffe (auf nahe beieinanderliegende Adressen) erfolgen in relativ geringem zeitlichen Aufwand
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\end{description}
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||||
\medskip
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||||
\begin{Hinweis}
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@ -83,14 +85,13 @@ Verantwortlich dafür, dass der Cache Geschwindigkeitsvorteile bringen kann.
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\switchcolumn
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\begin{tabular}{ll}
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\textbf{Ziel}: & Hit-Rate $\rightarrow 1$ (nicht realistisch) \\
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& Hit-Rate $\rightarrow 0$ \\
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& Miss-Rate $\rightarrow 0$ \\
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& Hit-Rate $\rightarrow$ systembedingtes Maximum \\
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& \qquad (realistisch)
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\end{tabular}
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\end{paracol}
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systembedingtes Maximum hängt ab von
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Das systembedingte Maximum hängt ab von:
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\begin{itemize}[noitemsep]
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\item Lokalität des Zugriffsmusters
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\item Größe (und Größenverhältnis) von Cache und \acl{HS}
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@ -105,7 +106,7 @@ $\Rightarrow$ sobald das Zugriffsmuster Lokalität aufweist, ergibt sich eine be
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\begin{description}
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\item[kalter Cache]\index{Cache!kalter Cache} bei Betriebsbeginn ist der Cache leer
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\item[sich erwärmender Cache]\index{Cache!erwärmender Cache} Während des Betriebs wird der Cache mit immer mehr Daten geladen und die Hit-Rate steigt.
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||||
\item[heißer Cache]\index{Cache!heißer Cache} Der Cache ist (nahezu) voll nach einer gewissen Betriebszeit. Die Hit-Rate erreicht das systembedingte Maximum.
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||||
\item[heißer Cache]\index{Cache!heißer Cache} Der Cache ist nach einer gewissen Betriebszeit (nahezu) voll. Die Hit-Rate erreicht das systembedingte Maximum.
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||||
\end{description}
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||||
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\subsection{Cachearchitekturen}\index{Cache!Architektur}
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@ -154,7 +155,7 @@ $\Rightarrow$ sobald das Zugriffsmuster Lokalität aufweist, ergibt sich eine be
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Wie in \autoref{fig:cpu_cache_look_through} zu sehen, ist die CPU nur mit dem Cache und der \acl{HS} ebenfalls nur mit dem Cache verbunden.
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CPU greift über den Cache auf den \acl{HS} zu:
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Die \acs{CPU} greift über den Cache auf den \acl{HS} zu:
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\begin{itemize}[leftmargin=5mm]
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\item[$\ominus$] $t_\text{Miss}=t_\text{Cache}+t_\text{HS}$ \newline
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@ -191,7 +192,7 @@ $\Rightarrow$ sobald das Zugriffsmuster Lokalität aufweist, ergibt sich eine be
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\switchcolumn
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\textsf{\textbf{Write-Through}}
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Schreibzugriffe durch die \acs{CPU} findet im \acl{HS} statt. Parallel dazu müssen die Daten im Cache invalidiert (schlecht) oder ebenfalls geschrieben werden (gut).
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||||
Schreibzugriff durch die \acs{CPU} findet im \acl{HS} statt. Parallel dazu müssen die Daten im Cache invalidiert (schlecht) oder ebenfalls geschrieben werden (gut).
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\begin{itemize}[leftmargin=5mm]
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\item[$\oplus$] optimale Konsistenz der Daten
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\item[$\ominus$] Schreiben nur in \acl{HS}-Geschwindigkeit möglich
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@ -205,13 +206,13 @@ $\Rightarrow$ sobald das Zugriffsmuster Lokalität aufweist, ergibt sich eine be
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\midrule
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\textbf{Look-Through}
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||||
& $\oplus$ gute klassische Kombination, da die physische Gegebenheit vorhanden sind, um direktes Schreiben in Cache und Rückschreiben vom Cache in \acs{HS} zu ermöglichen
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||||
& $\oplus$ gute klassische Kombination, da die physische Gegebenheit vorhanden ist, um direktes Schreiben in Cache und Rückschreiben vom Cache in \acs{HS} zu ermöglichen
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||||
& $\ominus$ Kombination nicht möglich, da kein direkter Zugriff der \acs{CPU} auf \acs{HS} physisch gegeben ist.
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\\ \midrule
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\textbf{Look-Aside}
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& $\ominus$ schlechte Kombination, da bei jedem Schreibzugriff der Bus zweimal belastet wird
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& $\oplus$ gute klassische Kombination, da Schreibzugriffe parallel im \acs{HS} und Cache physisch gut machbar
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||||
& $\oplus$ gute klassische Kombination, da Schreibzugriffe parallel im \acs{HS} und Cache physisch gut machbar sind
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||||
\end{tabular}
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||||
\subsection{Cache-Aufbau}
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||||
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@ -224,24 +225,25 @@ $\Rightarrow$ sobald das Zugriffsmuster Lokalität aufweist, ergibt sich eine be
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\end{figure}
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||||
\begin{description}
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||||
\item[\acf{HSS}] gleich große Speicheranteile des Hauptspeichers. Eine \acs{HSS} sollte $2^m$ \acs{HSA} beinhalten, um eine einfache Umrechung von \acs{HSS}-Nummern und \acs{HSA} zu ermöglichen.
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||||
\item[\acf{HSS}] gleich große Speicheranteile des Hauptspeichers. Eine \acs{HSS} sollte $2^m$ \acfp{HSA} beinhalten, um eine einfache Umrechung von \acs{HSS}-Nummern und \acs{HSA} zu ermöglichen.
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||||
\item[\acf{CL}] Kopie einer \acl{HSS} im Cache
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||||
\item[Tag] Die um $m$ niederwertigsten Bit gekürzte \acs{HSA}, welche der \acs{HSS}-Nummer entspricht.
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||||
\item[Status] Zustandsinfo zur Cache-Line, \zB Valid-Flag und weiter Zustandsinfos abhängig von Verdrängungsstrategie
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||||
\item[Valid-Flag] Die Daten werden im Cache geändert und müssen noch in den \acs{HS} zurückgeschrieben werden (nur bei Write-Back-Schreibstrategie)
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||||
\end{description}
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||||
|
||||
\subsection{vollassoziativer Cache}
|
||||
\subsection{Vollassoziativer Cache}
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||||
Jede \acl{HSS} kann in jeder \acl{CL} eingelagert werden (nicht gleichzeitig!)
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\begin{itemize}[noitemsep]
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||||
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||||
\begin{itemize}
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||||
\item[$\Rightarrow$] bei jedem Zugriff auf eine \acf{HSA} muss überprüft werden, ob die gekürzte \acs{HSA} einem der Tags von validen \acl{CL} entspricht!
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||||
\item[$\Rightarrow$] Vergleichen der gekkürzten \acs{HSA} mit allen Tags (von validen \acs{CL})
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||||
\item[$\Rightarrow$] Vergleichen der gekürzten \acs{HSA} mit allen Tags (von validen \acs{CL})
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||||
\end{itemize}
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||||
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||||
Wie kann verglichen werden? Welche Möglichkeiten des Vergleichs gibt es?
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||||
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||||
\begin{itemize}[noitemsep]
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||||
\item sequentiell $\Rightarrow$ Nachteil: erhöhte Zugriffszeit
|
||||
\begin{itemize}
|
||||
\item Sequentiell $\Rightarrow$ Nachteil: erhöhte Zugriffszeit
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||||
\item Parallel $\Rightarrow$ gleichzeitiges Vergleichen der angelegten (gekürzten) \acs{HSA} mit allen Tags über jeweils einen eigenen Komparator in jeder \acs{CL}. \newline
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||||
Nachteil: \acl{HW}-Aufwand für Komparator in jeder \acs{CL}.
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||||
\end{itemize}
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||||
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@ -305,7 +307,7 @@ Somit ergibt sich als Schaltnetz für einen 4-Bit-Komparator die \autoref{fig:n_
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|||
\acs{HW}-Aufwand für einen kaskadierbaren 1-Bit-Komparator
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||||
\begin{itemize}[noitemsep]
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||||
\item[] HW: 42 Transistoren
|
||||
\item[] Zeit: 2\acs{GLZ}
|
||||
\item[] Zeit: 2 \acs{GLZ}
|
||||
\end{itemize}
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||||
|
||||
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||||
|
|
@ -314,7 +316,7 @@ Im Cache reicht der Vergleich auf Gleichheit aller Ziffern parallel:
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|||
\begin{itemize}[noitemsep]
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||||
\item 2 $n$-Bit-Zahlen: $n$ Äquivalenzgatter und 1 \code{UND} mit $n$ Eingängen. (vergleiche \autoref{fig:cache_komparator_3})
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||||
$\Rightarrow$ 7n Transistoren HW-Aufwand
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||||
$\Rightarrow$ $7n$ Transistoren HW-Aufwand
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||||
|
||||
$\Rightarrow$ 3\acs{GLZ} Zeitaufwand
|
||||
$\Rightarrow$ 3 \acs{GLZ} Zeitaufwand
|
||||
\end{itemize}\todo{Formatieren, etc}
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||||
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Binary file not shown.
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@ -56,6 +56,7 @@
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\acro{HA}{Halbaddierer}
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\acro{HS}{Hauptspeicher}
|
||||
\acro{HSA}{Hauptspeicheradresse}
|
||||
\acrodefplural{HSA}[HSA]{Hauptspeicheradressen}
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||||
\acro{HSS}{Hauptspeicherseite}
|
||||
\acro{HW}{Hardware}
|
||||
\acro{LW}{Laufwerk}
|
||||
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@ -65,6 +66,7 @@
|
|||
\acro{RC-PA}{Ripple-Carry-Paralleladdierer}
|
||||
\acro{RISC}{Reduced Instruction Set Computer}
|
||||
\acro{SA}{Serielladdierer}
|
||||
\acro{SM}{Seriellmultiplizierer}
|
||||
\acro{SR}{Schieberegister}
|
||||
\acro{UNIVAC}{Universal Automatic Computer}
|
||||
\acro{VA}{Volladdierer}
|
||||
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