DHBW_AI_16/Rechnerarchitektur_Roethig
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Andre Meyering 2017-12-06 11:33:15 +01:00
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Kapitel/03_Rechenwerk.tex
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@ -490,9 +490,9 @@ Jein, denn $1$ Taktzyklus dauert deutlich mehr als doppelt solang wie die Berech
\subsection{Hardwareaufwand ($N$-Bit-SA)}
\begin{tabular}{@{}l@{}l}
1 \acs{VA} & $=18$ Transistoren \\
2 \acs{D-FF} = $2\cdot 6$ & $=12$ Transistoren. \hspace*{12.5mm} \textit{(siehe \autoref{fig:serielladdierer_2} rechts)} \\
3 $n$-Bit-\acs{SR} & $=4\cdot 6n = 18n$ Transistoren \textit{(siehe \autoref{fig:serielladdierer_2} links)} \\
1 \acs{VA} & $ =18$ Transistoren \\
2 \acs{D-FF} = $2\cdot 6$ & $ =12$ Transistoren. \hspace*{12.5mm} \textit{(siehe \autoref{fig:serielladdierer_2} rechts)} \\
3 $n$-Bit-\acs{SR} & $ =3\cdot 6n = 18n$ Transistoren \textit{(siehe \autoref{fig:serielladdierer_2} links)} \\
Takterzeugung~~ & \textit{(im folgenden nicht näher betrachtet)} \\
\textbf{gesamt} & $18n+30$ Transistoren
\end{tabular}

BIN
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2
Rechnerarchitektur_Roethig_Skript_AM.tex
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@ -38,7 +38,7 @@
\input{Kapitel/03_Speicher.tex}
%------- Sonstiges ---------------------------------------------------
\chapter{Abkürzungsverzeichnis}
\begin{acronym}[xxxxxxxx]
\acro{AC}{Assoziativ-Cache}