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Signed-off-by: Andre Meyering <info@andremeyering.de>
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ad63027f67
GPG key ID:
5A1BBB0FB1D4716B
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@ -210,7 +210,7 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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\chapter{Rechenwerk / Rechnen in Hardware}
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\textsf{\textbf{Grundlagen: Addition}}
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\textsf{\textbf{Grundlagen: Addition}} \index{Addition}
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\columnratio{0.25}
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\begin{paracol}{2}
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@ -233,24 +233,24 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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\section{Schaltnetzsysnthese -- Wiederholung / Grundlegendes}
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\begin{description}
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\item[Schaltnetz] Kann nur die derzeitigen Eingangsdaten verarbeiten, da keine Rückkopplung vorliegt
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\item[Schaltwerk] \enquote{Hat ein Gedächtnis}, da eine Rückkopplung vorliegt
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\item[Schaltnetz] \index{Schaltnetz} Kann nur die derzeitigen Eingangsdaten verarbeiten, da keine Rückkopplung vorliegt
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\item[Schaltwerk] \index{Schaltwerk} \enquote{Hat ein Gedächtnis}, da eine Rückkopplung vorliegt
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\item[Vollkonjunktion/Minterm] \texttt{UND}-Verknüpfung aller vorkommenden Variablen entweder in negierter oder nicht-negierter Form
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\item[\acf{DNF}] Eine Disjunktion (\texttt{ODER}-Verknüpfung) von Konjunktionstermen (\texttt{UND}-Verknüpfungen).
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\item[\acf{DMF}] Ist die minimale Darstellung einer Ausgabefunktion und damit eine Vereinfachung einer \acs{DNF}
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\item[\acf{DNF}] \index{DNF} Eine Disjunktion (\texttt{ODER}-Verknüpfung) von Konjunktionstermen (\texttt{UND}-Verknüpfungen).
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\item[\acf{DMF}] \index{DMF} Ist die minimale Darstellung einer Ausgabefunktion und damit eine Vereinfachung einer \acs{DNF}
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\end{description}
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\subsection{Schaltungsanalyse}
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\subsection{Schaltungsanalyse} \index{Schaltungsanalyse}
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Eine Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dabei kann der Aufwand sein:
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\begin{itemize}[noitemsep]
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\item \enquote{Hardware-Aufwand} (in Anzahl an Transistoren)
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\item Zeitaufwand (in \acl{GLZ})
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\end{itemize}
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\subsection{Warum soll der Zeitaufwand analysiert werden?}
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\subsection{Warum soll der Zeitaufwand analysiert werden?} \index{Zeitaufwand}
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typischerweise \circa{10 Pikosekunden} betragen. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}} angegeben).
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\section{Halbaddierer}
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\section{Halbaddierer} \index{Halbaddierer}
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Vollzieht die Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierers werden in \autoref{fig:halbaddierer} dargestellt.
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Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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@ -345,7 +345,7 @@ Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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\label{fig:halbaddierer}
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\end{figure}
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\section{Volladdierer}
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\section{Volladdierer}\index{Volladdierer}
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Vollzieht die Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Volladdierer werden in \autoref{fig:volladdierer} dargestellt.
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\begin{figure}[h!]
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@ -411,7 +411,7 @@ Vollzieht die Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$
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\textit{Hinweis:} Für die Verknüpfung von $c_{out_1}$ und $c_{out_2}$ zu $c_{out}$ wäre eigentlich ein \texttt{XOR} notwendig. Da aber der Fall $c_{out_1} = c_{out_2} = 1$ (also beide Eingänge des \texttt{XOR} \enquote{1}) nie auftritt, reicht ein \texttt{OR}.
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\section{Paralleladdierer (4-Bit-Ripple-Carry-Paralleladdierer RC-PA)}
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\section{Paralleladdierer (4-Bit-Ripple-Carry-Paralleladdierer RC-PA)} \index{Paralleladdierer!RC-PA}
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Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgenden Beispielen ist er ein Addierer vierstelliger Binärzahlen $a_3a_2a_1a_0$ und $b_3b_2b_1b_0$. Das Ergebnis ist $s_4s_3s_2s_1s_0$ und somit eine 5-stellige Zahl. $s_4$ ist der Überlauf.
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\autoref{fig:paralleladdierer_rc} zeigt das Schaltnetz und Schaltsymbol eines Paralleladdierers.
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@ -513,7 +513,7 @@ Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer, denn zu erwarten
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Diese Zeit muss aber trotzdem abgewartet werden.
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\end{Hinweis}
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\section{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)}
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\section{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)} \index{Paralleladdierer!CLA-PA}
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\textit{Idee}: Der $c_{in}$-Eingang wird nicht von vorausgehenden \acs{VA} (oder \acs{HA}) übernommen, sondern durch ein \enquote{magisches CLA-Schaltnetz} nachberechnet. \textit{Genauer}: Für die Berechnung von $c_{in_i}$ müssen alle vorherigen Eingänge $a_j, b_j, j < i$ berücksichtigt werden. \autoref{fig:paralleladdierer_cla} zeigt dieses \enquote{magische CLA-Schaltnetz}.
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\begin{figure}[ht]
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@ -681,7 +681,7 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\newpage % Für das Layout
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\section{Serielladdierer}
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\section{Serielladdierer} \index{Serielladdierer}
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\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acs{VA} und mehrere \acf{SR} benötigt. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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\begin{figure}[h!]
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@ -761,7 +761,7 @@ Break-Even (\enquote{\textit{Gewinnschwelle}}): $18n -10 = 12n + 36 \Rightarrow
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\end{itemize}
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\section{Subtraktion}
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\section{Subtraktion} \index{Subtraktion}
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Es ist kein spezieller Hardware-Subtrahierer notwendig. Eine Subtraktion wird über die Addition des 2er-Komplements realisiert:
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\begin{enumerate}[noitemsep]
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@ -778,7 +778,7 @@ Es ist kein spezieller Hardware-Subtrahierer notwendig. Eine Subtraktion wird ü
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\newpage % Nur für's Layout
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\section{Multiplikation}
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\section{Multiplikation} \index{Multiplikation}
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\columnratio{0.17}
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\begin{paracol}{2}
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