[Addierer] Fixes
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5A1BBB0FB1D4716B
1 changed files with 43 additions and 42 deletions
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@ -17,7 +17,7 @@
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\end{paracol}
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\begin{Hinweis}
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Herr Röthig meint mit \enquote{einstellig} und \enquote{mehrstellig} die Anzahl der Zahlen und nicht die Stellenanzahl einer einzelnen Zahl. Im Beispiel oben werden zwei Zahlen addiert und daraus ergeben sich zwei weitere Zahlen als Ergebnis.
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Herr Röthig meint hier mit \enquote{einstellig} und \enquote{mehrstellig} die Anzahl der Zahlen und nicht die Stellenanzahl einer einzelnen Zahl. Im Beispiel oben werden zwei Zahlen addiert und daraus ergeben sich zwei weitere Zahlen als Ergebnis.
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\end{Hinweis}
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\section{Schaltnetzsysnthese -- Wiederholung / Grundlegendes}
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@ -32,7 +32,8 @@
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\subsection{Schaltungsanalyse} \index{Schaltungsanalyse}
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Eine Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dabei kann der Aufwand sein:
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\begin{itemize}[noitemsep]
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\begin{itemize}
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\item \enquote{Hardware-Aufwand} (in Anzahl an Transistoren)
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\item Zeitaufwand (in \acl{GLZ})
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\end{itemize}
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@ -41,7 +42,7 @@ Eine Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dabei kann der
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typischerweise \circa{10 Pikosekunden} betragen. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}} angegeben).
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\section{Halbaddierer} \index{Halbaddierer}
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Vollzieht die Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierers werden in \autoref{fig:halbaddierer} dargestellt.
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Ein Halbaddierer vollzieht die Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierers werden in \autoref{fig:halbaddierer} dargestellt.
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Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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\begin{center}
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@ -265,15 +266,15 @@ Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgend
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\label{fig:paralleladdierer_rc}
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\end{figure}
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\begin{Hinweis}
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\begin{Hinweis}[frametitle={Hinweis: Schaltnetz}]
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Ein $n$-Bit \acs{RC-PA} ist ein Schaltnetz, kein Schaltwerk! Eine zeichnerische Anordnung mit Verbindungen nur nach unten ist nämlich möglich.
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\end{Hinweis}
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\subsection{Hardwareaufwand des 4~Bit RC-PA}
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\noindent\begin{tabular}{@{}l@{}ll}
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für \acs{HA}: & 2 Transistoren für $c_{out}$ und 6 Transistoren für $s$ & $\Rightarrow$ 8 Transistoren \\
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für \acs{VA}: & 2 \acs{HA} und 2 Transistoren für $c_{out}$ & $\Rightarrow$ $2\cdot8+2=18$ Transistoren
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Aufwand für einen \acs{HA}: & \quad 2 Tr. für $c_{out}$ und 6 Tr. für $s$ & $\Rightarrow$ 8 Transistoren \\
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Aufwand für einen \acs{VA}: & \quad 2 \acs{HA} und 2 Transistoren für $c_{out}$ & $\Rightarrow$ $2\cdot8+2=18$ Transistoren
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\end{tabular}
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\textit{Für den 4~Bit \acs{RC-PA} werden benötigt:}
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@ -288,19 +289,20 @@ Dies heißt, dass der \acs{HW}-Aufwand linear mit der Breite der Summanden steig
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\subsection{Zeitaufwand des 4~Bit RC-PA}
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für \acs{HA}: max. 2 \acfp{GLZ} (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer} auf \autopageref{fig:halbaddierer}) \newline
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für \acs{VA}: max. 4 \acfp{GLZ}
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Aufwand für \acs{HA}: max. 2 \acfp{GLZ} (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer} auf \autopageref{fig:halbaddierer}) \newline
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Aufwand für \acs{VA}:\, max. 4 \acfp{GLZ}
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Beim \acs{RC-PA} liegen die einzelnen $s_i$ nach unterschiedlicher Zeit an. $s_i$ wird nach $(i+1)\cdot 2$ \acs{GLZ} erreicht.
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Das längste $s_i$ ist bei $n$-Bit-\acs{RC-PA} $i=n-1$ und damit ergibt sich ein Zeitaufwand bei $n$-Bit-\acs{RC-PA} von $2n$~\acs{GLZ}!
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Das längste $s_i$ ist beim $n$-Bit-\acs{RC-PA} $i=n-1$ und damit ergibt sich ein Zeitaufwand bei $n$-Bit-\acs{RC-PA} von $2n$~\acl{GLZ}!
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Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer, denn zu erwarten wäre $O(1)$! \newline
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\textit{Auswirkung}: Beim Wechsel von 32- auf 64-Bit-\acs{CPU} hätte sich die Taktfrequenz halbiert. Daraus lässt sich folgern, dass kein 64-Bit-\acs{RC-PA} in der \acs{CPU} verbaut ist.
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\medskip
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\begin{Hinweis}
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Anmerkung zum \acs{RC-PA}: Die $2n$ \acs{GLZ} Zeitaufwand werden nur im \enquote{schlimmsten Fall} bei einer ununterbrochene Kette von $c_{out}$-Ausgängen, welche sich \textbf{alle} im Laufe der Berechnung von \texttt{0} auf \texttt{1} ändern, erreicht.
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Diese Zeit muss aber trotzdem abgewartet werden.
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Diese Zeit muss aber trotzdem abgewartet werden!
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\end{Hinweis}
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\section{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)} \index{Paralleladdierer!CLA-PA}
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@ -343,23 +345,23 @@ Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer, denn zu erwarten
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\node[font=\small\sffamily] at (-1,-2.5) {\enquote{Überlauf}};
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\draw (-0.5,-1.7) -- (-0.5,-1);
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\end{tikzpicture}
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\caption{Carry-Look-Ahead-Paralleladdierer -- Schaltnetz}
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\caption{Carry-Look-Ahead-Paralleladdierer -- \enquote{magisches} Schaltnetz}
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\label{fig:paralleladdierer_cla}
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\end{figure}
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Aber wie sieht das Schaltnetz (und die boolesche Formel) für die Berechnung von $c_{in_i}$ aus?
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\begin{align*}
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\text{\acs{HA}}:~ c_{out} & = a\wedge b & \\
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s_{out} & = a\overline{b}\vee\overline{a}b & \\
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\text{\acs{VA}}:~ c_{out} & = (a\wedge b)\vee(c_{in}\wedge(a\overline{b}\vee\overline{a}b)) & \\
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& & \\
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c_{in_1} = c_{out_0} & = a_0\wedge b_0 & \textit{\qquad \acs{HA}} \\
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c_{in_2} = c_{out_1} & = (a_1\wedge b_1)\vee(\textcolor{Blue}{c_{in_1}} \wedge (a_1\overline{b}_1\vee\overline{a}_1b_1)) & \textit{\acs{VA}} \\
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& =(a_0\wedge b_1)\vee(\textcolor{Blue}{a_0\wedge b_0} \wedge(a_1\overline{b}_1\vee\overline{a}_1b_1)) & \textit{Einsetzen} \\
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c_{in_3} = c_{out_2} & = (a_2\wedge b_2)\vee(\textcolor{OliveGreen}{c_{in_2}} \wedge(a_2\overline{b}_2\vee\overline{a}_2b_2)) & \textit{\acs{VA}} \\
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& = (a_2\wedge b_2)\vee \textcolor{OliveGreen}{((a_0\wedge b_1)\vee(a_0\wedge b_0\wedge(a_1\overline{b}_1\vee\overline{a}_1b_1))} \wedge & \textit{Einsetzen} \\
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& \hspace{4mm} (a_2\overline{b}_2\vee\overline{a}_2b_2)) & \\
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\cdots & &
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\text{\acs{HA}}:~ c_{out} & = a\wedge b & \\
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s_{out} & = a\overline{b}\vee\overline{a}b & \\
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\text{\acs{VA}}:~ c_{out} & = (a\wedge b)\vee(c_{in}\wedge(a\overline{b}\vee\overline{a}b)) & \\
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& & \\
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c_{in_1} = c_{out_0} & = a_0\wedge b_0 & \textit{\qquad \acs{HA}} \\
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c_{in_2} = c_{out_1} & = (a_1\wedge b_1)\vee(\textcolor{Blue}{c_{in_1}} \wedge (a_1\overline{b}_1\vee\overline{a}_1b_1)) & \textit{\acs{VA}} \\
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& =(a_0\wedge b_1)\vee(\textcolor{Blue}{a_0\wedge b_0} \wedge(a_1\overline{b}_1\vee\overline{a}_1b_1)) & \textit{Einsetzen} \\
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c_{in_3} = c_{out_2} & = (a_2\wedge b_2)\vee(\textcolor{OliveGreen}{c_{in_2}} \wedge(a_2\overline{b}_2\vee\overline{a}_2b_2)) & \textit{\acs{VA}} \\
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& = (a_2\wedge b_2)\vee \textcolor{OliveGreen}{((a_0\wedge b_1)\vee(a_0\wedge b_0\wedge(a_1\overline{b}_1\vee\overline{a}_1b_1))} \wedge & \textit{Einsetzen} \\
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& \hspace{4mm} (a_2\overline{b}_2\vee\overline{a}_2b_2)) \cdots & \\
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\cdots & &
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\end{align*}
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\subsection{Zeitaufwand}
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@ -373,15 +375,14 @@ Für den Aufwand für die $c_{in_i}$-Berechnung gilt die Annahme, das Schaltnetz
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\begin{itemize}[noitemsep]
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\item[$\Rightarrow$] Für jedes $c_{in_i}$ gibt es insgesamt $2i$ Eingänge.
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\item[$\Rightarrow$] Insgesamt gibt es max. $2^{2i}$ verschiedene Vollkonjunktionen, welche in der \acs{DNF} auftreten können. \newline
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\item[$\Rightarrow$] Insgesamt max. $2^{2i}$ verschiedene Vollkonjunktionen, welche in der \acs{DNF} auftreten können. \newline
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Jede dieser Vollkonjunktionen wird mit $2i$ Transistoren realisiert.
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\item[$\Rightarrow$] Falls alle Vollkonjunktionen verwendet werden müssten, wäre der Hardwareaufwand \newline
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$2^{2i}\cdot 2i$ Transistoren.\todo{Evtl. nicht korrekt. Die 15er haben da was anderes...}
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$2^{2i}\cdot 2i$ Transistoren $= 2i\cdot 4^{i} = O(n\cdot 4^{n})$.
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\end{itemize}
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In der Realität werden natürlich nicht alle Vollkonjunktionen benötigt, sondern ein (vermutlich halbwegs konstanter) Anteil $0 < k < i$. Damit ist der Aufwand für $c_{in_i} = O(i\cdot4^i)$ und somit der Aufwand für $n$-Bit-\acs{CLA-PA}: $O(n^2\cdot2^n)$
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In der Realität werden natürlich nicht alle Vollkonjunktionen benötigt, sondern ein (vermutlich halbwegs konstanter) Anteil $0 < k < i$. Damit ist der Aufwand für $c_{in_i} = O(i\cdot4^i)$ und somit der Aufwand für $n$-Bit-\acs{CLA-PA}: $O(n\cdot n\cdot4^n)=O(n^2\cdot4^n)$
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\newpage % Für das Layout
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\begin{Achtung}
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Im folgenden wird fälschlicherweise von einem Aufwand $O(n^2\cdot 2^n)$ ausgegangen. Richtig wäre $O=(n^2\cdot 4^n)$. Herr Röthig hat die $O$-Notation falsch vereinfacht. Der 2015er Jahrgang hat dies \enquote{noch falscher} gemacht und zu $O(4^n)$ vereinfacht.
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\end{Achtung}
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@ -393,8 +394,6 @@ Beim Wechsel von $32$-Bit auf 64-Bit-\acs{CLA-PA} wäre der 16~Trillionen-fache
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Bei $n=4$: \quad $4^2\cdot 2^4=$~ & $16\cdot 16$~ $=$ & $256$ & ~Transistoren \\
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Bei $n=8$: \quad $8^2\cdot 2^8=$~ & $64\cdot 256=$ & ~ \circa{$16384$} & ~Transistoren (64-fache von $n=4$) $\Rightarrow$ \textit{zu viel für die \acs{CPU}}
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\end{tabular}
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\todo{Vergleichen: Siehe Notizen, etc.}
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\subsection{Kombination mehrerer kleinen \acsp{CLA-PA}}
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@ -472,7 +471,7 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\newpage % Für das Layout
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\section{Serielladdierer} \index{Serielladdierer}
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\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acs{VA} und mehrere \acf{SR} benötigt. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acf{VA} und mehrere \acf{SR} benötigt. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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\begin{figure}[h!]
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\centering
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@ -483,7 +482,7 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\subsection{Zeitaufwand ($n$-Bit-SA)}
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Der Zeitaufwand für einen $n$-Bit-\acs{SA} beträgt $n$ Taktzyklen, also $O(n)$
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Der Zeitaufwand für einen $n$-Bit-\acl{SA} beträgt $n$ Taktzyklen, also $O(n)$
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\textit{Ist dies wie beim \acs{RC-PA}?} \newline
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Jein, denn $1$ Taktzyklus dauert deutlich mehr als doppelt solang wie die Berechnung des \acs{VA} (Sicherheitsmargen!). Beispiel: 1 Taktzyklus > \circa{10}~\acs{GLZ} $\Rightarrow$ fünffache Berechnungszeit des \acs{RC-PA}
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@ -491,14 +490,14 @@ Jein, denn $1$ Taktzyklus dauert deutlich mehr als doppelt solang wie die Berech
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\subsection{Hardwareaufwand ($N$-Bit-SA)}
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\begin{tabular}{@{}l@{}l}
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1 \acs{VA} & $=18$ Transistoren \\
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2 \acs{D-FF} = $2\cdot 6$ & $=12$ Transistoren. \textit{(siehe \autoref{fig:serielladdierer_2} rechts)} \\
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3 $n$-Bit-\acs{SR} & $=4\cdot 6n = 18n$ Transistoren \textit{(siehe \autoref{fig:serielladdierer_2} links)} \\
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Takterzeugung~~ & \textit{(im folgenden nicht näher betrachtet)} \\
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gesamt & $18n+30$ Transistoren
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1 \acs{VA} & $=18$ Transistoren \\
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2 \acs{D-FF} = $2\cdot 6$ & $=12$ Transistoren. \hspace*{12.5mm} \textit{(siehe \autoref{fig:serielladdierer_2} rechts)} \\
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3 $n$-Bit-\acs{SR} & $=4\cdot 6n = 18n$ Transistoren \textit{(siehe \autoref{fig:serielladdierer_2} links)} \\
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Takterzeugung~~ & \textit{(im folgenden nicht näher betrachtet)} \\
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\textbf{gesamt} & $18n+30$ Transistoren
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\end{tabular}
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Zum Vergleich: \acs{RC-PA}: $18n-10$, \dash der \acs{SA} braucht 40 Transistoren mehr (bei längerer Bearbeitungszeit)!
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Zum Vergleich: \acs{RC-PA}: $18n-10$, \dash der \acl{SA} braucht 40 Transistoren mehr (bei längerer Bearbeitungszeit)!
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\begin{figure}[h!]
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@ -512,17 +511,19 @@ Zum Vergleich: \acs{RC-PA}: $18n-10$, \dash der \acs{SA} braucht 40 Transistoren
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Die Takterzeugung muss in der Klausur für den \acl{SA} auf jeden Fall genannt werden, auch wenn sie hier nicht weiter betrachtet wird!
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\end{Achtung}
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\subsection{Hardwareoptimierung des Serielladdierers}
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\begin{figure}[ht]
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\centering
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\includegraphics[width=12cm]{Bilder/Serielladdierer_3.png}
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\includegraphics[width=13cm]{Bilder/Serielladdierer_3.png}
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\caption{Serielladdierer mit Hardwareoptimierung}
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\label{fig:serielladdierer_hw_optimierung}
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\end{figure}
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Wie in \autoref{fig:serielladdierer_hw_optimierung} zu sehen ist, wird ein Schieberegister weniger benötigt $\Rightarrow 12n+36$ Transistoren
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Wie in \autoref{fig:serielladdierer_hw_optimierung} zu sehen ist, wird ein Schieberegister weniger benötigt \newline
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\hspace*{3mm}$\Rightarrow 12n+36$ Transistoren
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\newpage % Für's Layout
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\subsubsection{Vergleich eines RC-PA mit dem verbesserten SA}
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\begin{table}
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@ -534,19 +535,19 @@ Wie in \autoref{fig:serielladdierer_hw_optimierung} zu sehen ist, wird ein Schie
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3 & 44 & 72 \\
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4 & 62 & 84
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\end{tabular}
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\caption{Vergleich von Hardwareaufwand eines \acs{RC-PA} mit dem verbesserten \acs{SA}}
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\caption{Vergleich des Hardwareaufwand eines \acs{RC-PA} mit dem verbesserten \acs{SA}}
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\label{tbl:vergleich_rcpa_sa}
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\end{table}
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Tabelle \autoref{tbl:vergleich_rcpa_sa} vergleicht einen \acs{RC-PA} mit dem verbesserten \acs{SA}.
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Break-Even (\enquote{\textit{Gewinnschwelle}}): $18n -10 = 12n + 36 \Rightarrow 46 = 6n \Rightarrow n = 7\frac{2}{3} $ \newline
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\hspace*{5mm} $\Rightarrow$ Ab 8-Bit lohnt sich der \acs{SA}
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\hspace*{3mm} $\Rightarrow$ Ab 8-Bit lohnt sich der \acs{SA}
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\textbf{Mögliche Anwendung eines \acl{SA}}:
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\begin{itemize}[noitemsep]
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\item nicht im Rechenwerk der \acs{CPU} (aufgrund der Geschwindigkeit)!
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\item aber möglicherweise in \enquote{Embedded System}, falls \zB Sensordaten sowieso seriell angeliefert werden
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\item aber möglicherweise in \enquote{embedded system}, falls \zB Sensordaten sowieso seriell angeliefert werden
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\item[$\Rightarrow$] eventuell sind sogar weitere Hardware-Einsparungen möglich!
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\end{itemize}
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