[Kapitel] Layout; Fixes; Tikz Grafik
* Layout angepasst * Fehler behoben * Grafik in Tikz umgesetzt
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@ -20,10 +20,7 @@
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\textsf{\textbf{Arbeitsweise}}
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Man unterscheidet zwischen mechanisch vs elektrisch und digital vs analog.
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Moderne \enquote{Rechner} (PC \& Co.) arbeiten elektrisch und digital. Dem gegenüber stehen elektrische Analogrechner (elektrisch und analog; um die 1920er).
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Man unterscheidet zwischen \enquote{mechanisch vs elektrisch} und \enquote{digital vs analog}. Moderne \enquote{Rechner} (PC \& Co.) arbeiten elektrisch und digital. Dem gegenüber stehen elektrische Analogrechner, die um die 1920er genutzt wurden.
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\section{Geschichte}
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\subsection{Elektrischer Digitalrechner}
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@ -43,7 +40,7 @@ Moderne \enquote{Rechner} (PC \& Co.) arbeiten elektrisch und digital. Dem gegen
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\end{itemize}
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\item[ENIAC] (\circa{1945}) \newline
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Die ENIAC besitzt als zentrales Bauteil eine Elektronenröhr. Eine Elektronenröhre ist ein eigentlich analog arbeitender Verstärker, wird hier aber als digitaler Schalter genutzt. Die Funktionsweise wird in \autoref{fig:elektronenstrahlroehre} dargestellt, wobei die Kathode negativ und die Anode positiv geladen sind.
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Die \acs{ENIAC} besitzt als zentrales Bauteil eine Elektronenröhre. Eine Elektronenröhre ist ein eigentlich analog arbeitender Verstärker, wird hier aber als digitaler Schalter genutzt. Die Funktionsweise wird in \autoref{fig:elektronenstrahlroehre} dargestellt, wobei die Kathode negativ und die Anode positiv geladen sind.
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\begin{itemize}[noitemsep]
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\item[$\oplus$] sehr hohe Geschwindigkeit
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@ -60,7 +57,9 @@ Moderne \enquote{Rechner} (PC \& Co.) arbeiten elektrisch und digital. Dem gegen
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\label{fig:elektronenstrahlroehre}
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\end{figure}
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\item[Moderne Rechner] Moderne transistorisierte Digitalrechner (\zB Uniac) ab Ende der 1950er).
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\newpage % Für das Seitenlayout
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\item[Moderne Rechner] Moderne transistorisierte Digitalrechner (\zB \acs{UNIVAC} ab Ende der 1950er).
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\begin{itemize}[noitemsep]
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\item Transistor als zentrales Bauteil.
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Ein Transistor ist ein analog arbeitender Verstärker, wird hier aber als digital arbeitender Schalter genutzt.
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@ -73,8 +72,8 @@ Moderne \enquote{Rechner} (PC \& Co.) arbeiten elektrisch und digital. Dem gegen
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\end{description}
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\section{Fundamentalarchitektur}
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\subsection{von-Neumann-Architektur}
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In \autoref{fig:neumann_architektur} wird die von-Neumann-Architektur vereinfacht dargestellt.
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\subsection{von-Neumann-Architektur}\label{sec:von_neumann} \index{von-Neumann-Architektur}
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In \autoref{fig:neumann_architektur} wird die von-Neumann-Architektur vereinfacht dargestellt. Diese besteht aus:
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\begin{description}
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\item[Zentraleinheit (\acs{CPU})] Die CPU besteht aus:
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@ -86,7 +85,7 @@ In \autoref{fig:neumann_architektur} wird die von-Neumann-Architektur vereinfach
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Speichern von Informationen (sowohl Programmcode als auch Nutzdaten gleichermaßen)
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\item[Bus] verbindet alle Komponenten und ermöglicht den Informationsaustausch/Datenfluss zwischen ihnen.
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\item[Eingabewerk] \enquote{Schnittstelle} für Eingabegeräte (\zB USB-Controller, S-ATA-Controller) nicht jedoch das Peripheriegerät selbst (also nicht die Tastatur)
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\item[Ausgaberwerk] \enquote{Schnittstelle} für Ausgabegeräte (\zB Grafikkarte)
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\item[Ausgabewerk] \enquote{Schnittstelle} für Ausgabegeräte (\zB Grafikkarte)
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\end{description}
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\begin{figure}[ht]
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@ -96,9 +95,9 @@ In \autoref{fig:neumann_architektur} wird die von-Neumann-Architektur vereinfach
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\label{fig:neumann_architektur}
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\end{figure}
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\subsection{Harvard-Architektur}
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Die Harvard-Architektur ist ähnlich der von-Neumann-Architektur, besitzt aber anstatt eines gemeinsamen, zwei getrennte Speicherwerke für Nutzdaten und Programmcode. Zusätzlich kann noch ein optionales zweites Eingabewerk existieren, welches nur für den Programmcode vorhanden ist. Das Speicher- und Eingabewerk für den Programmcode wird über einen zweiten Bus angebunden. \newline
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Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten möglich. \autoref{fig:harvard_architektur} zeigt die Harvard-Architektur und wie sich diese von der von-Neumann-Architektur unterscheidet.
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\subsection{Harvard-Architektur}\label{sec:harvard} \index{Harvard-Architektur}
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Die Harvard-Architektur ist ähnlich der \hyperref[sec:von_neumann]{von-Neumann-Architektur}, besitzt aber anstatt eines gemeinsamen, zwei getrennte Speicherwerke für Nutzdaten und Programmcode. Zusätzlich kann noch ein optionales zweites Eingabewerk existieren, welches nur für den Programmcode vorhanden ist. Das Speicher- und Eingabewerk für den Programmcode wird über einen zweiten Bus angebunden. \newline
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Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten möglich. \autoref{fig:harvard_architektur} auf der nächsten Seite zeigt die Harvard-Architektur und wie sich diese von der \hyperref[sec:von_neumann]{von-Neumann-Architektur} unterscheidet.
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\begin{figure}[ht]
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\centering
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@ -201,7 +200,7 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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&
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& \textbullet & Bestandteile von PCs: BIOS, CPU-Cache in modernen CPUs (Trennung in Cache für Programmcode und Nutzdaten), NX-Flag (Non-Executable) im Hauptspeicher
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& \textbullet & Bestandteile von \acsp{PC}: BIOS, \acs{CPU}-Cache in modernen \acsp{CPU} (Trennung in Cache für Programmcode und Nutzdaten), NX-Flag (Non-Executable) im Hauptspeicher
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\end{tabular}
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\caption{Vergleich der von-Neumann- und Harvard-Architektur}
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\label{tbl:vergleich_vn_hv}
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@ -224,24 +223,27 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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\end{tabular}
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\switchcolumn
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Addition von mehrstelligen Zahlen wird reduziert auf die Addition von zwei (oder drei) einstelligen Zahlen (bzw. Ziffern) zu einer einstelligen Zahl sowie einem einstelligen Übertrag, also einer zweistelligen Zahl als Ergebnis.
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$\Rightarrow$ genauso im Binärsystem
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Die Addition von mehrstelligen Zahlen wird reduziert auf die Addition von zwei (oder drei) einstelligen Zahlen (bzw. Ziffern) zu einer einstelligen Zahl sowie einem einstelligen Übertrag, also einer zweistelligen Zahl als Ergebnis $\Rightarrow$ genauso funktioniert dies im Binärsystem.
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\end{paracol}
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\begin{Hinweis}
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Herr Röthig meint mit \enquote{einstellig} und \enquote{mehrstellig} die Anzahl der Zahlen und nicht die Stellenanzahl einer einzelnen Zahl. Im Beispiel oben werden zwei Zahlen addiert und daraus ergeben sich zwei weitere Zahlen als Ergebnis.
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\end{Hinweis}
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\section{Schaltnetzsysnthese}
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\subsection{Wiederholung/Grundlegendes}
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\begin{description}
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\item[Schaltwerk] „Hat ein Gedächtnis“, da eine Rückkopplung vorliegt
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\item[Schaltnetz] Kann nur die derzeitigen Eingangsdaten verarbeiten, da keine Rückkopplung vorliegt
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\item[Schaltnetz] Kann nur die derzeitigen Eingangsdaten verarbeiten, da keine Rückkopplung vorliegt
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\item[Schaltwerk] \enquote{Hat ein Gedächtnis}, da eine Rückkopplung vorliegt
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\item[Vollkonjunktion/Minterm] \texttt{UND}-Verknüpfung aller vorkommenden Variablen entweder in negierter oder nicht-negierter Form
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\item[\acf{DNF}] Eine Disjunktion (\texttt{ODER}-Verknüpfung) von Konjunktionstermen (\texttt{UND}-Verknüpfungen).
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\item[\acf{DMF}] Ist die minimale Darstellung einer Ausgabefunktion und damit eine Vereinfachung einer \acs{DNF}
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\end{description}
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\subsection{Halbaddierer}
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Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierer werden in \autoref{fig:halbaddierer} dargestellt.
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Vollzieht die Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierers werden in \autoref{fig:halbaddierer} dargestellt.
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Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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\begin{center}
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@ -336,7 +338,7 @@ Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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\end{figure}
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\subsection{Volladdierer}
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Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Volladdierer werden in \autoref{fig:volladdierer} dargestellt.
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Vollzieht die Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Volladdierer werden in \autoref{fig:volladdierer} dargestellt.
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\begin{figure}[h!]
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\centering
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@ -399,13 +401,14 @@ Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$ zu einer zweis
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\label{fig:volladdierer}
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\end{figure}
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\textit{Hinweis:} Für die Verknüpfung von $c_{out_1}$ und $c_{out_2}$ zu $c_{out}$ wäre eigentlich ein \texttt{XOR} notwendig. Da aber der Fall $c_{out_1} = c_{out_2} = 1$ (also beiden Eingänge des \texttt{XOR} \enquote{1}) nie auftritt, reicht ein einfaches \texttt{OR}.
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\textit{Hinweis:} Für die Verknüpfung von $c_{out_1}$ und $c_{out_2}$ zu $c_{out}$ wäre eigentlich ein \texttt{XOR} notwendig. Da aber der Fall $c_{out_1} = c_{out_2} = 1$ (also beide Eingänge des \texttt{XOR} \enquote{1}) nie auftritt, reicht ein \texttt{OR}.
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\subsection{Paralleladdierer (4-Bit-Ripple-Carry-Paralleladdierer RC-PA)}
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Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgenden Beispielen ist er ein Addierer vierstelliger Binärzahlen $a_3a_2a_1a_0$ und $b_3b_2b_1b_0$. Das Ergebnis ist $s_4s_3s_2s_1s_0$ und somit eine 5-stellige Zahl.
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Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgenden Beispielen ist er ein Addierer vierstelliger Binärzahlen $a_3a_2a_1a_0$ und $b_3b_2b_1b_0$. Das Ergebnis ist $s_4s_3s_2s_1s_0$ und somit eine 5-stellige Zahl. $s_4$ ist der Überlauf.
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\autoref{fig:paralleladdierer_rc} zeigt das Schaltnetz und Schaltsymbol eines Paralleladdierers.
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\begin{figure}[ht]
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\centering
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@ -465,42 +468,48 @@ Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgend
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\label{fig:paralleladdierer_rc}
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\end{figure}
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\textit{Hinweis:} Ein $n$-Bit \acs{RC-PA} ist ein Schaltnetz, kein Schaltwerk. Eine zeichnerische Anordnung mit Verbindungen nur nach unten ist nämlich möglich.
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\begin{Hinweis}
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Ein $n$-Bit \acs{RC-PA} ist ein Schaltnetz, kein Schaltwerk! Eine zeichnerische Anordnung mit Verbindungen nur nach unten ist nämlich möglich.
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\end{Hinweis}
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\textsf{\textbf{Schaltungsanalyse:}} \newline
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Bestimmung des \enquote{Aufwands}. Aufwand kann sein:
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Eien Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dbaie kann der Aufwand sein:
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\begin{itemize}[noitemsep]
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\item \enquote{Hardware-Aufwand} (in Transistoren)
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\item Zeitaufwand
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\item \enquote{Hardware-Aufwand} (in Anzahl an Transistoren)
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\item Zeitaufwand (in \acs{GLZ})
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\end{itemize}
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\textsf{\textbf{Warum Zeitaufwand?}} \newline
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, typischerweise \circa{10 Pikosekunden}. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}}).
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\textsf{\textbf{Warum soll der Zeitaufwand analysiert werden?}} \newline
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typischerweise \circa{10 Pikosekunden} betragen. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}} angegeben).
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\textsf{\textbf{Hardwareaufwand des 4~Bit RC-PA}}
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\noindent\begin{tabular}{@{}ll}
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für \acs{HA}: 2 Transistoren für $c_{out}$ und 6 Transistoren für s & $\Rightarrow$ 8 Transistoren \\
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für \acs{VA}: 2 HA und 2 Transistoren für $c_{out}$ & $\Rightarrow$ $2\cdot8+2=18$ Transistoren
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\noindent\begin{tabular}{@{}l@{}ll}
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für \acs{HA}: & 2 Transistoren für $c_{out}$ und 6 Transistoren für $s$ & $\Rightarrow$ 8 Transistoren \\
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für \acs{VA}: & 2 \acs{HA} und 2 Transistoren für $c_{out}$ & $\Rightarrow$ $2\cdot8+2=18$ Transistoren
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\end{tabular}
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\textit{Benötigt werden:} \newline
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1 HA = 8 Transistoren \textit{plus}
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$(n-1)$ VA = $(n-1) \cdot 18~\text{Transistoren} = (18n-18) \text{Transistoren}$ \newline
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\quad $\Rightarrow$ insgesamt also: 8 + (18n - 18) = 18n - 10 Transistoren = $O(n)$
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\textit{Für den 4~Bit \acs{RC-PA} werden benötigt:}
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\begin{tabular}{@{}lcl}
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1 \acs{HA} + $(n-1)$ \acs{VA} & $\Rightarrow$ & 8 Transistoren + $(n-1) \cdot 18~\text{Transistoren}$ \\
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& $\Rightarrow$ & $8 + (18n - 18) $~Transistoren \\
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& $ = $ & $18n - 10$~Transistoren \\
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& $ = $ & $O(n)$
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\end{tabular}
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Dies heißt, dass der \acs{HW}-Aufwand linear mit der Breite der Summanden steigt. Dies ist gut, denn besseres (also weniger Aufwand) ist kaum zu erwarten.
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\textsf{\textbf{Zeitaufwand des 4~Bit RC-PA}} \newline
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für \acs{HA}: max. 2 Gatterlaufzeiten (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer}) \newline
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für \acs{VA}: max. 4 Gatterlaufzeiten
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\textsf{\textbf{Zeitaufwand des 4~Bit RC-PA}}
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Beim \acs{RC-PA} liegen die einzelnen $s_i$ nach unterschiedlicher Zeit an. \newline
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$s_i$ wird nach $(i+1)\cdot 2$ \acs{GLZ} erreicht. Das längste $s_i$ ist bei $n$~Bit-RC-PA $i=n-1$ und damit ergibt sich ein Zeitaufwand bei $n$-Bit-\acs{RC-PA} von $2n$\acs{GLZ}!
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für \acs{HA}: max. 2 \acfp{GLZ} (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer}) \newline
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für \acs{VA}: max. 4 \acfp{GLZ}
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Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer! Zu erwarten wäre $O(1)$.
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Beim \acs{RC-PA} liegen die einzelnen $s_i$ nach unterschiedlicher Zeit an. $s_i$ wird nach $(i+1)\cdot 2$ \acs{GLZ} erreicht.
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Das längste $s_i$ ist bei $n$-Bit-\acs{RC-PA} $i=n-1$ und damit ergibt sich ein Zeitaufwand bei $n$-Bit-\acs{RC-PA} von $2n$~\acs{GLZ}!
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\textit{Auswirkung}: Beim Wechsel von 32- auf 64-Bit-CPU hätte sich die Taktfrequenz halbiert. Daraus lässt sich folgern, dass kein 64-Bit-\acs{RC-PA} in der CPU verbaut ist.
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Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer, denn zu erwarten wäre $O(1)$! \newline
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\textit{Auswirkung}: Beim Wechsel von 32- auf 64-Bit-\acs{CPU} hätte sich die Taktfrequenz halbiert. Daraus lässt sich folgern, dass kein 64-Bit-\acs{RC-PA} in der \acs{CPU} verbaut ist.
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\begin{Hinweis}
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Anmerkung zum \acs{RC-PA}: Die $2n$ \acs{GLZ} Zeitaufwand werden nur im \enquote{schlimmsten Fall} bei einer ununterbrochene Kette von $c_{out}$-Ausgängen, welche sich \textbf{alle} im Laufe der Berechnung von 0 auf 1 ändern, erreicht.
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@ -509,7 +518,7 @@ Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer! Zu erwarten wär
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\end{Hinweis}
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\subsection{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)}
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Idee: Der $c_{in}$-Eingang wird nicht von vorausgehenden \acs{VA} (oder \acs{HA}) übernommen, sondern durch ein \enquote{magisches CLA-Schaltnetz} nachberechnet. Genauer: Für die Berechnung von $c_{in}$ müssen alle Eingänge $a_j, b_j, j < i$ berücksichtigt werden.
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\textit{Idee}: Der $c_{in}$-Eingang wird nicht von vorausgehenden \acs{VA} (oder \acs{HA}) übernommen, sondern durch ein \enquote{magisches CLA-Schaltnetz} nachberechnet. \textit{Genauer}: Für die Berechnung von $c_{in_i}$ müssen alle vorherigen Eingänge $a_j, b_j, j < i$ berücksichtigt werden. \autoref{fig:paralleladdierer_cla} zeigt dieses \enquote{magische CLA-Schaltnetz}.
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\begin{figure}[ht]
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\centering
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@ -548,7 +557,7 @@ Idee: Der $c_{in}$-Eingang wird nicht von vorausgehenden \acs{VA} (oder \acs{HA}
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\node[font=\small\sffamily] at (-1,-2.5) {\enquote{Überlauf}};
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\draw (-0.5,-1.7) -- (-0.5,-1);
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\end{tikzpicture}
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\caption{CLA-Paralleladdierer -- Schaltnetz}% und Schaltsymbol}
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\caption{Carry-Look-Ahead-Paralleladdierer -- Schaltnetz}
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\label{fig:paralleladdierer_cla}
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\end{figure}
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@ -565,50 +574,112 @@ Aber wie sieht das Schaltnetz (und die boolesche Formel) für die Berechnung von
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& = (a_2\wedge b_2)\vee \textcolor{OliveGreen}{((a_0\wedge b_1)\vee(a_0\wedge b_0\wedge(a_1\overline{b}_1\vee\overline{a}_1b_1))} \wedge & \textit{Einsetzen} \\
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& \hspace{4mm} (a_2\overline{b}_2\vee\overline{a}_2b_2)) & \\
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\cdots & &
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\end{align*}\todo{Überprüfen, ob korrekt aufgeschrieben.}
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\end{align*}
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Aber: Für die Berechnung der $c_{in_i}$ kann jeweils eine \acs{DNF}, \acs{DMF} oder jede andere DxF (wie auch eine KxF) verwendet werden. \newline
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$\Rightarrow$ diese haben jeweils nur genau (bzw. maximal) 2~\acs{GLZ} Zeitaufwand.
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Aber: Für die Berechnung der $c_{in_i}$ kann jeweils eine \acs{DNF}, \acs{DMF} oder jede andere DxF (oder KxF) verwendet werden. Diese haben jeweils nur genau (bzw. maximal) 2~\acs{GLZ} Zeitaufwand.
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Insgesamt hat jedes $s_i$ beim \acs{CLA-PA} genau 6~\acs{GLZ} Zeitaufwand (außer $s_0$ 2~\acs{GLZ}, $s_1$ 5~\acs{GLZ}).
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$\Rightarrow$ konstanter Zeitaufwand $O(1)$
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Insgesamt hat jedes $s_i$ beim \acs{CLA-PA} genau 6~\acs{GLZ} Zeitaufwand (außer $s_0$:~2~\acs{GLZ}, $s_1$:~5~\acs{GLZ}). \newline
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Somit haben wir einen konstanten Zeitaufwand von $O(1)$.
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\textsf{\textbf{Hardwareaufwand des 4~Bit CLA-PA}} \newline
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Aufwand für $c_{in_i}$-Berechnung: Annahme Schaltnetz wäre Realisierung der \acs{DNF}.\newline
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für $c_{in_i}$ gibt es insgesamt $2i$ Eingänge\newline
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$\Rightarrow$ insgesamt max $2^{2i}$ verschiedene Vollkonjunktionen, welche in der \acs{DNF} auftreten können.\newline
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Jede dieser Vollkonjunktionen wird mit $2i$ Transistoren realisiert.\newline
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$\Rightarrow$ falls alle Vollkonjunktionen verwendet werden müssten, wäre der Hardwareaufwand $2^{2i}\cdot 2i$ Transistoren.
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Für den Aufwand für die $c_{in_i}$-Berechnung gilt die Annahme, das Schaltnetz wäre eine Realisierung der \acs{DNF}.
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In der Realität werden natürlich nicht alle Vollkonjunktionen benötigt, sondern ein (vermutlich halbwegs konstanter) Anteil $0 < k < i$.
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Für jedes $c_{in_i}$ gibt es insgesamt $2i$ Eingänge. \begin{itemize}[noitemsep]
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||||
\item[$\Rightarrow$] Insgesamt max. $2^{2i}$ verschiedene Vollkonjunktionen, welche in der \acs{DNF} auftreten können. \newline
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||||
Jede dieser Vollkonjunktionen wird mit $2i$ Transistoren realisiert.
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\item[$\Rightarrow$] Falls alle Vollkonjunktionen verwendet werden müssten, wäre der Hardwareaufwand \newline
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$2^{2i}\cdot 2i$ Transistoren.\todo{Evtl. nicht korrekt.}
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\end{itemize}
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$\Rightarrow$ damit ist der Aufwand für $c_{in_i} = O(i\cdot4^i) = O(i\cdot2^i)$
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damit ist der Aufwand für $n$-Bit-\acs{CLA-PA}: $O(n^2\cdot2^n)$
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In der Realität werden natürlich nicht alle Vollkonjunktionen benötigt, sondern ein (vermutlich halbwegs konstanter) Anteil $0 < k < i$. Damit ist der Aufwand für $c_{in_i} = O(i\cdot4^i) \Rightarrow O(i\cdot2^i)$ und somit der Aufwand für $n$-Bit-\acs{CLA-PA}: $O(n^2\cdot2^n)$
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Der Hardwareaufwand steigt beim $n$-Bit-\acs{CLA-PA} überexponentiell mit $n$.
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Beim Wechsel von $32$-Bit auf 64-Bit-\acs{CLA-PA} wäre der halb-billionenfache Aufwand an Transistoren nötig gewesen. \textit{Das ist viel zu viel}. % Der Hardwareaufwand von 64~Bit im Gegensatz zu 32~Bit wäre viel zu groß und damit wird auch dieser Paralleladdierer nicht in der CPU verwendet.
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Beim Wechsel von $32$-Bit auf 64-Bit-\acs{CLA-PA} wäre der 16~Trillionen-fache Aufwand an Transistoren nötig gewesen. \textit{Das ist viel zu viel}. % Der Hardwareaufwand von 64~Bit im Gegensatz zu 32~Bit wäre viel zu groß und damit wird auch dieser Paralleladdierer nicht in der CPU verwendet.
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\begin{tabular}{@{}l@{}c@{}c@{}l}
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Bei $n=4$: \quad $4^2\cdot 2^4=$~ & $16\cdot 16$~ $=$ & $256$ & ~Transistoren \\
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Bei $n=8$: \quad $8^2\cdot 2^8=$~ & $64\cdot 256=$ & ~ \circa{$16384$} & ~Transistoren (64-fache von $n=4$)
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\end{tabular}\todo{Vergleichen: Siehe Notizen, etc.}
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\end{tabular}
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\todo{Vergleichen: Siehe Notizen, etc.}
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Addierer für 32-Bit: Aufsplitten in acht 4-Bit-\acs{CLA-PA}
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\newpage % Für das Layout
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\begin{figure}[h!]
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\centering
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\includegraphics[width=13cm]{Bilder/casc_cla_pa.png}
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\caption{Kaskadierbare 4-Bit-CLA-PA}
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\label{fig:casc_cla_ca}
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\end{figure}\todo{Als Tikz übernehmen}
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\textsf{\textbf{Kombination mehrerer kleinen \acsp{CLA-PA}}}
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Der 32-Bit Addierer wird in acht 4-Bit-\acs{CLA-PA} gesplittet (siehe \autoref{fig:casc_cla_ca}).
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$\Rightarrow$ hintereinander geschaltet nach RC-Prinzip \newline
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$\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$ erträglicher Hardwareaufwand
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$\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$ erträglicher Hardwareaufwand \newline
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\begin{figure}[ht]
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\centering
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||||
\begin{tikzpicture}[font=\sffamily,scale=1.3]
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\foreach \a in {0,...,3} {
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% Calculate the index
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\def\b{{\pgfmathparse{3-\a} % Evaluate the expression
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\pgfmathprintnumber[ % Print the result
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fixed,
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||||
fixed zerofill,
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||||
precision=0
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||||
]{\pgfmathresult}}}
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||||
\def\cstart{{\pgfmathparse{(3-\a)*4}
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||||
\pgfmathprintnumber[
|
||||
fixed,
|
||||
fixed zerofill,
|
||||
precision=0
|
||||
]{\pgfmathresult}}}
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||||
\def\cend{{\pgfmathparse{(3-\a)*4+3}
|
||||
\pgfmathprintnumber[
|
||||
fixed,
|
||||
fixed zerofill,
|
||||
precision=0
|
||||
]{\pgfmathresult}}}
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||||
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||||
\node[font=\small] at (\a*3 - 0.9,1.5) {$a_{\cend}$};
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||||
\draw (\a*3 - 0.9,1.2) -- (\a*3 - 0.9,0.5);
|
||||
\node[font=\small] at (\a*3 - 0.5,1.5) {$b_\cend$};
|
||||
\draw (\a*3 - 0.5,1.2) -- (\a*3 - 0.5,0.5);
|
||||
|
||||
\node[font=\small] at (\a*3 + 0.8,1.5) {$b_{\cstart}$};
|
||||
\draw (\a*3 + 0.8,1.2) -- (\a*3 + 0.8,0.5);
|
||||
\node[font=\small] at (\a*3 + 0.4,1.5) {$a_\cstart$};
|
||||
\draw (\a*3 + 0.4,1.2) -- (\a*3 + 0.4,0.5);
|
||||
|
||||
\node[font=\small] at (\a*3,1.5) {\ldots};
|
||||
\draw (\a*3,1.2) -- (\a*3,0.5);
|
||||
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||||
\draw[black, thick] (-1 + \a*3,-1) rectangle (\a*3 + 1,0.5);
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||||
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||||
\ifnum\a<3
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||||
\draw (\a*3 + 0.95,1.1) -- (\a*3 + 0.95,0.5);
|
||||
\draw (\a*3 + 0.95,1.1) -- (\a*3 + 1.25,1.1) -- (\a*3 + 1.5,-1.5)
|
||||
-- (\a*3 + 2.5,-1.5) -- (\a*3 + 2.5,-1);
|
||||
|
||||
\node[font=\small\sffamily] at (\a*3, 0) {kaskadierbarer};
|
||||
\node[font=\small\sffamily] at (\a*3, -0.4) {4~Bit~CLA-PA};
|
||||
\fi
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||||
\ifnum\a>2
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||||
\node[font=\small\sffamily] at (\a*3, -0.2) {4~Bit~CLA-PA};
|
||||
\fi
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||||
|
||||
\node[font=\small] at (\a*3 - 0.35,-2) {$s_\cend$};
|
||||
\draw (\a*3 - 0.35,-1.7) -- (\a*3 - 0.35,-1);
|
||||
\node[font=\small] at (\a*3 + 0.8,-2) {$s_\cstart$};
|
||||
\draw (\a*3 + 0.8,-1.7) -- (\a*3 + 0.8,-1);
|
||||
\node[font=\small] at (\a*3 + 0.2,-2) {\ldots};
|
||||
\draw (\a*3 + 0.2,-1.7) -- (\a*3 + 0.2,-1);
|
||||
}
|
||||
\node[font=\small] at (-0.9,-2) {$s_{16}$};
|
||||
\node[font=\small\sffamily] at (-1.2,-2.5) {\enquote{Überlauf}};
|
||||
\draw (-0.9,-1.7) -- (-0.9,-1);
|
||||
\end{tikzpicture}
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||||
\caption{Kaskadierbarer 4-Bit-CLA-PA}
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||||
\label{fig:casc_cla_ca}
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||||
\end{figure}
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||||
\subsection{Serielladdierer}
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||||
\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acs{VA} und mehrere \acf{SR} nötig. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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||||
\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acs{VA} und mehrere \acf{SR} benötigt. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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\begin{figure}[h!]
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\centering
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@ -617,19 +688,23 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\label{fig:serielladdierer}
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\end{figure}\todo{Als Tikz übernehmen}
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\textsf{\textbf{Zeitaufwand ($N$-Bit-SA})}: $n$ Taktzyklen $\Rightarrow$ $O(n)$
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\textsf{\textbf{Zeitaufwand ($n$-Bit-SA})}
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Ist dies wie beim \acs{RC-PA}? \newline
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Jein, denn 1 Taktzyklus ist deutlich mehr als doppelt solang wie die Berechnung des \acs{VA} (Sicherheitsmargen!).\newline
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(\zB 1 Taktzyklus > \circa{10}\acs{GLZ}) \newline
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$\Rightarrow$ fünffache Berechnungszeit des \acs{RC-PA}
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Der Zeitaufwand für einen $n$-Bit-\acs{SA} beträgt $n$ Taktzyklen, also $O(n)$
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\textit{Ist dies wie beim \acs{RC-PA}?} \newline
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||||
Jein, denn $1$ Taktzyklus ist deutlich mehr als doppelt solang wie die Berechnung des \acs{VA} (Sicherheitsmargen!). Beispiel: 1 Taktzyklus > \circa{10}~\acs{GLZ} $\Rightarrow$ fünffache Berechnungszeit des \acs{RC-PA}
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||||
\textsf{\textbf{Hardwareaufwand ($N$-Bit-SA})}
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||||
1 \acs{VA}: 18 Transistoren \newline
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2 \acs{D-FF}. $2\cdot 6=12$ Transistoren. Siehe Grafik rechts:
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||||
3. $n$-Bit-\acs{SR}: Siehe Grafik links
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\begin{tabular}{@{}l@{}l}
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1 \acs{VA}: & 18 Transistoren \\
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||||
2 \acs{D-FF}: $2\cdot 6=$ & $12$ Transistoren. (siehe Grafik rechts) \\
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||||
3 $n$-Bit-\acs{SR} & (siehe Grafik links)
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||||
\end{tabular}\todo{Checken}
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||||
Takterzeugung (im folgenden nicht näher betrachtet)
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\begin{figure}[h!]
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\centering
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\includegraphics[width=15cm]{Bilder/Serielladdierer_2.png}
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|||
Binary file not shown.
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@ -38,20 +38,23 @@
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%------- Sonstiges ---------------------------------------------------
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||||
\chapter{Abkürzungsverzeichnis}
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||||
\begin{acronym}[xxxxxx]
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||||
\begin{acronym}[xxxxxxxx]
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||||
\acro{CLA-PA}{Carry-Look-Ahead-Paralleladdierer}
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||||
\acro{CPU}{central processing unit}
|
||||
\acro{D-FF}{D-Flip-Flop}
|
||||
\acro{DMF}{Disjunktive Minimalform}
|
||||
\acro{DNF}{Disjunktive Normalform}
|
||||
\acro{ENIAC}{Electronic Numerical Integrator and Computer}
|
||||
\acro{IC}{Integrated Circuit}
|
||||
\acro{GLZ}{Gatterlaufzeit}
|
||||
\acrodefplural{GLZ}[GLZs]{Gatterlaufzeiten}
|
||||
\acro{HA}{Halbaddierer}
|
||||
\acro{HW}{Hardware}
|
||||
\acro{PC}{Personal Computer}
|
||||
\acro{RC-PA}{Ripple-Carry-Paralleladdierer}
|
||||
\acro{SA}{Serielladdierer}
|
||||
\acro{SR}{Schieberegister}
|
||||
\acro{UNIVAC}{Universal Automatic Computer}
|
||||
\acro{VA}{Volladdierer}
|
||||
\end{acronym}
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