[Kapitel] Struktur + Layout
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@ -149,11 +149,11 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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\subsection{Vergleich}
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\autoref{tbl:vergleich_vn_hv} auf Seite~\pageref{tbl:vergleich_vn_hv} vergleicht die von-Neumann-Architektur mit der Harvard-Architektur.
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\autoref{tbl:vergleich_vn_hv} auf \autopageref{tbl:vergleich_vn_hv} vergleicht die von-Neumann-Architektur mit der Harvard-Architektur.
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\begin{table}[h]
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\hspace*{-7mm}
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\begin{tabular}{cp{7.6cm}|cp{7.6cm}}
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\hspace*{-5mm}
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\begin{tabular}{cp{7.5cm}|cp{7.5cm}}
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& \textbf{von-Neumann-Architektur} & & \textbf{Harvard-Architektur} \\
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@ -230,9 +230,7 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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Herr Röthig meint mit \enquote{einstellig} und \enquote{mehrstellig} die Anzahl der Zahlen und nicht die Stellenanzahl einer einzelnen Zahl. Im Beispiel oben werden zwei Zahlen addiert und daraus ergeben sich zwei weitere Zahlen als Ergebnis.
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\end{Hinweis}
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\section{Schaltnetzsysnthese}
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\subsection{Wiederholung/Grundlegendes}
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\section{Schaltnetzsysnthese -- Wiederholung / Grundlegendes}
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\begin{description}
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\item[Schaltnetz] Kann nur die derzeitigen Eingangsdaten verarbeiten, da keine Rückkopplung vorliegt
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@ -242,7 +240,17 @@ Dadurch ist eine klare physikalische Trennung von Programmcode und Nutzdaten mö
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\item[\acf{DMF}] Ist die minimale Darstellung einer Ausgabefunktion und damit eine Vereinfachung einer \acs{DNF}
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\end{description}
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\subsection{Halbaddierer}
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\subsection{Schaltungsanalyse}
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Eine Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dabei kann der Aufwand sein:
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\begin{itemize}[noitemsep]
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\item \enquote{Hardware-Aufwand} (in Anzahl an Transistoren)
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\item Zeitaufwand (in \acl{GLZ})
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\end{itemize}
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\subsection{Warum soll der Zeitaufwand analysiert werden?}
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typischerweise \circa{10 Pikosekunden} betragen. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}} angegeben).
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\section{Halbaddierer}
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Vollzieht die Addition von zwei einstelligen Binärzahlen $a$ und $b$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Halbaddierers werden in \autoref{fig:halbaddierer} dargestellt.
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Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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@ -337,7 +345,7 @@ Die folgende Tabelle zeigt den Gedankenweg, wie ein Halbaddierer funktioniert.
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\label{fig:halbaddierer}
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\end{figure}
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\subsection{Volladdierer}
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\section{Volladdierer}
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Vollzieht die Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$ zu einer zweistelligen Binärzahl $c_{out}s$ (Übertrag und Summe). Schaltsymbol und Schaltnetz des Volladdierer werden in \autoref{fig:volladdierer} dargestellt.
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\begin{figure}[h!]
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@ -403,8 +411,7 @@ Vollzieht die Addition von drei einstelligen Binärzahlen $a$, $b$ und $c_{in}$
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\textit{Hinweis:} Für die Verknüpfung von $c_{out_1}$ und $c_{out_2}$ zu $c_{out}$ wäre eigentlich ein \texttt{XOR} notwendig. Da aber der Fall $c_{out_1} = c_{out_2} = 1$ (also beide Eingänge des \texttt{XOR} \enquote{1}) nie auftritt, reicht ein \texttt{OR}.
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\subsection{Paralleladdierer (4-Bit-Ripple-Carry-Paralleladdierer RC-PA)}
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\section{Paralleladdierer (4-Bit-Ripple-Carry-Paralleladdierer RC-PA)}
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Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgenden Beispielen ist er ein Addierer vierstelliger Binärzahlen $a_3a_2a_1a_0$ und $b_3b_2b_1b_0$. Das Ergebnis ist $s_4s_3s_2s_1s_0$ und somit eine 5-stellige Zahl. $s_4$ ist der Überlauf.
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\autoref{fig:paralleladdierer_rc} zeigt das Schaltnetz und Schaltsymbol eines Paralleladdierers.
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@ -472,17 +479,7 @@ Der \acs{RC-PA} ist ein mehrstelliger Addierer für Binärzahlen. In den folgend
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Ein $n$-Bit \acs{RC-PA} ist ein Schaltnetz, kein Schaltwerk! Eine zeichnerische Anordnung mit Verbindungen nur nach unten ist nämlich möglich.
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\end{Hinweis}
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\textsf{\textbf{Schaltungsanalyse:}} \newline
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Eien Schaltungsanalyse ist die Bestimmung des \enquote{Aufwands}. Dbaie kann der Aufwand sein:
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\begin{itemize}[noitemsep]
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\item \enquote{Hardware-Aufwand} (in Anzahl an Transistoren)
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\item Zeitaufwand (in \acs{GLZ})
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\end{itemize}
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\textsf{\textbf{Warum soll der Zeitaufwand analysiert werden?}} \newline
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Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typischerweise \circa{10 Pikosekunden} betragen. Insgesamt werden bei einem Signaldurchgang auf dem \acs{IC} sehr viele Gatter durchlaufen. Damit sind die Schaltzeiten um Größenordnungen größer als die reine Laufzeit der Signale auf dem Leiter angegeben (letztere wird vernachlässigt, Zeitverzögerung wird in \enquote{Anzahl \acfp{GLZ}} angegeben).
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\textsf{\textbf{Hardwareaufwand des 4~Bit RC-PA}}
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\subsection{Hardwareaufwand des 4~Bit RC-PA}
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\noindent\begin{tabular}{@{}l@{}ll}
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für \acs{HA}: & 2 Transistoren für $c_{out}$ und 6 Transistoren für $s$ & $\Rightarrow$ 8 Transistoren \\
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@ -493,16 +490,15 @@ Es wird der Zeitaufwand betrachtet, da Gatter Schaltzeiten haben, welche typisch
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\begin{tabular}{@{}lcl}
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1 \acs{HA} + $(n-1)$ \acs{VA} & $\Rightarrow$ & 8 Transistoren + $(n-1) \cdot 18~\text{Transistoren}$ \\
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& $\Rightarrow$ & $8 + (18n - 18) $~Transistoren \\
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& $ = $ & $18n - 10$~Transistoren \\
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& $\Rightarrow$ & $8 + (18n - 18) $~Transistoren $ = 18n - 10$~Transistoren \\
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& $ = $ & $O(n)$
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\end{tabular}
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Dies heißt, dass der \acs{HW}-Aufwand linear mit der Breite der Summanden steigt. Dies ist gut, denn besseres (also weniger Aufwand) ist kaum zu erwarten.
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\textsf{\textbf{Zeitaufwand des 4~Bit RC-PA}}
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\subsection{Zeitaufwand des 4~Bit RC-PA}
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für \acs{HA}: max. 2 \acfp{GLZ} (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer}) \newline
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für \acs{HA}: max. 2 \acfp{GLZ} (\enquote{Tiefe 2}, siehe \autoref{fig:halbaddierer} auf \autopageref{fig:halbaddierer}) \newline
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für \acs{VA}: max. 4 \acfp{GLZ}
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Beim \acs{RC-PA} liegen die einzelnen $s_i$ nach unterschiedlicher Zeit an. $s_i$ wird nach $(i+1)\cdot 2$ \acs{GLZ} erreicht.
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@ -512,12 +508,12 @@ Dies ist ein schlechter Zeitaufwand bei einem Paralleladdierer, denn zu erwarten
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\textit{Auswirkung}: Beim Wechsel von 32- auf 64-Bit-\acs{CPU} hätte sich die Taktfrequenz halbiert. Daraus lässt sich folgern, dass kein 64-Bit-\acs{RC-PA} in der \acs{CPU} verbaut ist.
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\begin{Hinweis}
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Anmerkung zum \acs{RC-PA}: Die $2n$ \acs{GLZ} Zeitaufwand werden nur im \enquote{schlimmsten Fall} bei einer ununterbrochene Kette von $c_{out}$-Ausgängen, welche sich \textbf{alle} im Laufe der Berechnung von 0 auf 1 ändern, erreicht.
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Anmerkung zum \acs{RC-PA}: Die $2n$ \acs{GLZ} Zeitaufwand werden nur im \enquote{schlimmsten Fall} bei einer ununterbrochene Kette von $c_{out}$-Ausgängen, welche sich \textbf{alle} im Laufe der Berechnung von \texttt{0} auf \texttt{1} ändern, erreicht.
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Diese Zeit muss aber trotzdem abgewartet werden.
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\end{Hinweis}
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\subsection{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)}
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\section{Paralleladdierer (4-Bit-Carry-Look-Ahead-Paralleladdierer CLA-PA)}
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\textit{Idee}: Der $c_{in}$-Eingang wird nicht von vorausgehenden \acs{VA} (oder \acs{HA}) übernommen, sondern durch ein \enquote{magisches CLA-Schaltnetz} nachberechnet. \textit{Genauer}: Für die Berechnung von $c_{in_i}$ müssen alle vorherigen Eingänge $a_j, b_j, j < i$ berücksichtigt werden. \autoref{fig:paralleladdierer_cla} zeigt dieses \enquote{magische CLA-Schaltnetz}.
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\begin{figure}[ht]
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@ -576,35 +572,37 @@ Aber wie sieht das Schaltnetz (und die boolesche Formel) für die Berechnung von
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\cdots & &
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\end{align*}
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Aber: Für die Berechnung der $c_{in_i}$ kann jeweils eine \acs{DNF}, \acs{DMF} oder jede andere DxF (oder KxF) verwendet werden. Diese haben jeweils nur genau (bzw. maximal) 2~\acs{GLZ} Zeitaufwand.
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\subsection{Zeitaufwand}
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Für die Berechnung der $c_{in_i}$ kann jeweils eine \acs{DNF}, \acs{DMF} oder jede andere DxF (oder KxF) verwendet werden. Diese haben jeweils nur genau (bzw. maximal) 2~\acs{GLZ} Zeitaufwand.
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Insgesamt hat jedes $s_i$ beim \acs{CLA-PA} genau 6~\acs{GLZ} Zeitaufwand (außer $s_0$:~2~\acs{GLZ}, $s_1$:~5~\acs{GLZ}). \newline
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Somit haben wir einen konstanten Zeitaufwand von $O(1)$.
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\textsf{\textbf{Hardwareaufwand des 4~Bit CLA-PA}} \newline
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\subsection{Hardwareaufwand des 4~Bit CLA-PA}
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Für den Aufwand für die $c_{in_i}$-Berechnung gilt die Annahme, das Schaltnetz wäre eine Realisierung der \acs{DNF}.
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Für jedes $c_{in_i}$ gibt es insgesamt $2i$ Eingänge. \begin{itemize}[noitemsep]
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\begin{itemize}[noitemsep]
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\item[$\Rightarrow$] Für jedes $c_{in_i}$ gibt es insgesamt $2i$ Eingänge.
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\item[$\Rightarrow$] Insgesamt max. $2^{2i}$ verschiedene Vollkonjunktionen, welche in der \acs{DNF} auftreten können. \newline
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Jede dieser Vollkonjunktionen wird mit $2i$ Transistoren realisiert.
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\item[$\Rightarrow$] Falls alle Vollkonjunktionen verwendet werden müssten, wäre der Hardwareaufwand \newline
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$2^{2i}\cdot 2i$ Transistoren.\todo{Evtl. nicht korrekt.}
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$2^{2i}\cdot 2i$ Transistoren.\todo{Evtl. nicht korrekt. Die 15er haben da was anderes...}
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\end{itemize}
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In der Realität werden natürlich nicht alle Vollkonjunktionen benötigt, sondern ein (vermutlich halbwegs konstanter) Anteil $0 < k < i$. Damit ist der Aufwand für $c_{in_i} = O(i\cdot4^i) \Rightarrow O(i\cdot2^i)$ und somit der Aufwand für $n$-Bit-\acs{CLA-PA}: $O(n^2\cdot2^n)$
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Der Hardwareaufwand steigt beim $n$-Bit-\acs{CLA-PA} überexponentiell mit $n$.
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Beim Wechsel von $32$-Bit auf 64-Bit-\acs{CLA-PA} wäre der 16~Trillionen-fache Aufwand an Transistoren nötig gewesen. \textit{Das ist viel zu viel}. % Der Hardwareaufwand von 64~Bit im Gegensatz zu 32~Bit wäre viel zu groß und damit wird auch dieser Paralleladdierer nicht in der CPU verwendet.
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Beim Wechsel von $32$-Bit auf 64-Bit-\acs{CLA-PA} wäre der 16~Trillionen-fache Aufwand an Transistoren nötig gewesen.
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\begin{tabular}{@{}l@{}c@{}c@{}l}
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Bei $n=4$: \quad $4^2\cdot 2^4=$~ & $16\cdot 16$~ $=$ & $256$ & ~Transistoren \\
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Bei $n=8$: \quad $8^2\cdot 2^8=$~ & $64\cdot 256=$ & ~ \circa{$16384$} & ~Transistoren (64-fache von $n=4$)
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Bei $n=8$: \quad $8^2\cdot 2^8=$~ & $64\cdot 256=$ & ~ \circa{$16384$} & ~Transistoren (64-fache von $n=4$) $\Rightarrow$ \textit{zu viel für die \acs{CPU}}
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\end{tabular}
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\todo{Vergleichen: Siehe Notizen, etc.}
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\newpage % Für das Layout
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\textsf{\textbf{Kombination mehrerer kleinen \acsp{CLA-PA}}}
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\subsection{Kombination mehrerer kleinen \acsp{CLA-PA}}
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Der 32-Bit Addierer wird in acht 4-Bit-\acs{CLA-PA} gesplittet (siehe \autoref{fig:casc_cla_ca}).
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@ -678,7 +676,7 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\end{figure}
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\subsection{Serielladdierer}
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\section{Serielladdierer}
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\textit{Idee}: Angelehnt an die Verfahrensweise des Menschen sollen die Stellen der beiden Summanden nacheinander (und nicht gleichzeitig) addiert werden. Dadurch wird nur \textbf{ein} \acs{VA} und mehrere \acf{SR} benötigt. Daher ist der \acf{SA} ein Schaltwerk, kein Schaltnetz! \autoref{fig:serielladdierer} zeigt das Schaltwerk eines Serielladdierer.
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\begin{figure}[h!]
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@ -688,14 +686,14 @@ $\Rightarrow$ damit ist das $n$ der nicht-\acs{CLA-PA} noch klein $\Rightarrow$
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\label{fig:serielladdierer}
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\end{figure}\todo{Als Tikz übernehmen}
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\textsf{\textbf{Zeitaufwand ($n$-Bit-SA})}
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\subsection{Zeitaufwand ($n$-Bit-SA)}
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Der Zeitaufwand für einen $n$-Bit-\acs{SA} beträgt $n$ Taktzyklen, also $O(n)$
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\textit{Ist dies wie beim \acs{RC-PA}?} \newline
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Jein, denn $1$ Taktzyklus ist deutlich mehr als doppelt solang wie die Berechnung des \acs{VA} (Sicherheitsmargen!). Beispiel: 1 Taktzyklus > \circa{10}~\acs{GLZ} $\Rightarrow$ fünffache Berechnungszeit des \acs{RC-PA}
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\textsf{\textbf{Hardwareaufwand ($N$-Bit-SA})}
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\subsection{Hardwareaufwand ($N$-Bit-SA)}
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\begin{tabular}{@{}l@{}l}
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1 \acs{VA}: & 18 Transistoren \\
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