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af23c0e576
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5A1BBB0FB1D4716B
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@ -941,6 +941,180 @@ Siehe \autoref{fig:seriellmultiplizierer}.
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\label{fig:seriellmultiplizierer}
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\end{figure}
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\bigskip
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\begin{Hinweis}
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Vor dem ersten Takt müssen alle D-FF auf \code{0} gesetzt werden (\enquote{Reset-Eingang} oder ähnliches)
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Vor dem ersten Takt müssen alle D-FF auf \code{0} gesetzt werden \newline
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(\enquote{Reset-Eingang} oder ähnliches)
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\end{Hinweis}
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\subsubsection{Analyse: Hardwareaufwand für $n\times m$-Seriellmultiplizierer}
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\textit{Benötigt werden:}
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\begin{tabular}{c@{}ll}
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\textbullet~ & $n$-Bit-\acs{PA} $\Rightarrow$ $n$-Bit-\acs{RC-PA} & $\Rightarrow$ $18n-10$ Transistoren \\
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\textbullet~ & $n$ \code{UND} mit jeweils 2 Eingängen & $\Rightarrow$ 2 Transistoren \\
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\textbullet~ & $2n$ \acsp{D-FF} & $\Rightarrow$ $12n$ Transistoren \\
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\textbullet~ & $2m$-Bit-\acs{SR} & $\Rightarrow$ $12m$ Transistoren \\
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\textbullet~ & \multicolumn{2}{l}{Takterzeugung (wird im folgenden nicht berücksichtigt)}
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\end{tabular}
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gesamt: $18n-10+2n+12n+12m=32n+12m-10$ Transistoren % stimmt so; verglichen mit 15er
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\qquad $\Rightarrow$ $O(n+m)$
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\subsubsection{Analyse: Zeitaufwand für $n\times m$-Seriellmultiplizierer mit RC-PA}
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Zeitaufwand: $m$ Taktzyklen
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Mindestdauer eines halben Taktzyklus: Berechnungszeit \enquote{innen}
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\begin{tabular}{rl}
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$\frac{1}{2}$ Taktzyklus & $\gtrsim$ Auslesezeit(\acs{SR}) + \code{UND} + $n$-Bit-\acs{PA} + Einlesezeit(\acs{SR}) \\
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& $= 1+1+2n+1=2n+3$ \acs{GLZ} \\
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$\Rightarrow$ 1 Taktzyklus & $\gtrsim$ $4n+6$ \acs{GLZ} \\
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gesamt: & $\gtrsim m\cdot(4n+6)=4mn+6m=O(nm)$
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\end{tabular}\todo{Kontrollieren}
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\section{Division} \index{Division}
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\columnratio{0.24}
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\begin{paracol}{2}
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\begin{tabular}{c@{\,}c@{\,}c@{\,}c@{\,}c@{\,}c@{\,}c@{\,}c@{\,}}
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4 & 7 & 1 & 1 & $:$ & 1 & 3 & $=0362,\ldots$ \\
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0 & & & & & & & \\ \cline{1-2}
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4 & 7 & & & & & & \\
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3 & 9 & & & & & & \\ \cline{1-3}
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& 8 & 1 & & & & & \\
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& 7 & 8 & & & & & \\ \cline{1-4}
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& & 3 & 1 & & & & \\
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& & 2 & 6 & & & & \\ \cline{3-4}
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& & & 5 & & & &
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\end{tabular}
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\switchcolumn
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Die Division wird runter gebrochen auf mehrere Divisionen mit einstelligen Ergebnissen.
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Dies ist recht komplex bei einem großem Divisor. Aber im Binärsystem ist es ein einfacher Größenvergleich, da das einstellige Ergebnis nur \code{1} oder \code{0} sein kann. \newline
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(besser wäre Integration in anschließend notwendiger Subtraktion)
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Trotzdem bleiben einige Schritte zu tun, was aufwändig ist. In heutigen \acsp{CPU} ist deshalb (meist) kein Hardware-Dividierer eingebaut.
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\end{paracol}
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\begin{tabular}{rp{13.5cm}}
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\textit{Grund}: & Die Division wird deutlich seltener als Addition, Subtraktion und Multiplikation gebraucht. \\
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\textit{Stattdessen}: & Division \enquote{in Software}/\enquote{als Programm}, \zB als Bibliotheksroutine (\enquote{Funktion}), evtl. bereitgestellt vom Betriebssystem oder als Mikroprogramm, welches Bestandteil der \acs{CPU} ist und aufgerufen wird, wenn ein entsprechender Maschinensprachenbefehl ausgeführt werden soll.
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\end{tabular}
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\section{CPUs} \index{RISC} \index{CISC}
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In \autoref{tbl:risc_cisc} werden \acs{RISC} und \acs{CISC} verglichen.
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\begin{table}[ht]
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\centering
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\hspace*{-6mm}
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\begin{tabular}{cp{7.55cm}|cp{7.55cm}}
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\multicolumn{2}{p{8.2cm}|}{\textbf{\acf{RISC}}}
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& \multicolumn{2}{p{8.2cm}}{\textbf{\acf{CISC}}}
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\\ \midrule
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\multicolumn{2}{p{8.2cm}|}{für jeden Maschinensprachenbefehl gibt es eine \enquote{passende} Hardwareeinheit}
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& \multicolumn{2}{p{8.2cm}}{manche Maschinensprachenbefehle werden als Mikroprogramm ausgeführt}
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\\ \midrule
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$\oplus$ & Einheit für Mikroprogrammausführung kann bei der Produktion entfallen \newline
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(CPU weniger komplex)
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& $\oplus$ & komfortables Programmieren in Maschinensprache \\
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$\ominus$ & \acs{CPU} wird komplex, falls die Forderung nach komplexen Befehlen in Maschinensprache realisiert, besteht.
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& $\ominus$ & bei manchen Befehlen (welche als Mikroprogramm ausgeführt werden) ist die Bearbeitungszeit sehr groß und variabel.
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\\
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$\oplus$ & jeder Befehl kann in wenigen (und jeweils einer festen Zahl an) Taktzyklen ausgeführt werden.
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& $\ominus$ & Mikroprogramme sind Software, komplex und fehleranfällig, ggf. Austausch der \acs{CPU} für \enquote{Bugfix} notwendig (vgl. \href{https://de.wikipedia.org/wiki/Pentium-FDIV-Bug}{Intel Pentium FDIV Bug})
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\\
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\end{tabular}
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\medskip
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\hspace*{-6mm}
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\begin{tabular}{p{8.2cm}|p{8.2cm}}
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\multicolumn{2}{c}{\textbf{Einsatz}} \\ \midrule
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PowerPC-\acs{CPU} in Apple-Rechnern bis vor 10 Jahren
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& Intel-\acsp{CPU} in heutigen Universalrechnern (und AMD-Äquivalent)
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\\
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oft in \enquote{embedded systems} (Bsp. ARM)
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\end{tabular}
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\caption{Vergleich von RISC und CISC}
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\label{tbl:risc_cisc}
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\end{table}
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\section{Speicher in Computern} \index{Speicher}
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\subsection{Speicherhierarchie}
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\autoref{tbl:speicherhierarchie} zeigt die Speicherhierarchie in modernen Universalrechnern
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\begin{table}[ht]
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\centering
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\begin{tabular}{p{29mm}|p{36mm}|p{17mm}|p{34mm}|p{23mm}}
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Speicher & von-Neumann-Rechner & Persistenz & Größe & Zugriffszeit \\ \midrule
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\acs{CPU}-Register & Zentraleinheit (Rechen- und Steuerwerk) & flüchtig & $<1kB$ Byte & $\approx$ 200ps \\ \midrule
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Cache \newline (\enquote{CPU-Cache}) & nicht vorhanden & flüchtig & \circa{4}MB \newline L1$\approx$64KB \newline L2$\approx$512KB & $\approx$ 10ns \\ \midrule
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Hauptspeicher/ Primärspeicher & Speicherwerk & flüchtig & \circa{8}GB & $\approx$ 100ns \newline L1 schneller \\ \midrule
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Sekundärspeicher & Peripheriegeräte an Ein- und Ausgabewerk & nicht flüchtig & HDD: 3T \newline SSD: 512GB \newline opt.~\acs{LW}: bis~100GB \newline \acs{BLW}: wenige TB & HDD~$\approx10ms$ \newline SSD~$\approx 10\mu s$\newline opt.~\acs{LW}~$\approx 1s$ \newline \acs{BLW}~$\approx 1min$
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\end{tabular}
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\caption{Speicherhierarchie und -Daten}
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\label{tbl:speicherhierarchie}
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\end{table}
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\subsection{Sekundärspeicher}
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Motivation für Sekundärspeicher: nicht-flüchtig, \dash der Speicherinhalt bleibt auch bei Stromausfall erhalten.
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\textbf{Anwendungen:}
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\begin{itemize}[noitemsep]
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\item Programmcode (Betriebsystem, Anwendungsprogramme)
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\item Nutzdaten
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\item virtuelle Erweiterung des Speicherwerks (Swap-Datei/-Partition)
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\item Hibernation (\enquote{Ruhezustand})
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\end{itemize}
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\subsection{CPU-Cache}
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\begin{figure}[ht]
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\centering
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\begin{tikzpicture}
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% CPU
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\draw (-3, -0.5) rectangle ++(6,1);
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\node at (0, 0) (SW) {Speicherwerk};
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\draw (-2.5, 1.5) rectangle ++(5,1);
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||||
\node at (0, 2) (Ca) {CPU-Cache};
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||||
\draw (-2, 3.5) rectangle ++(4,1);
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||||
\node at (0, 4) (CPU) {Zentraleinheit (CPU)};
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||||
\draw ($(CPU)+(0,-0.5)$) -- ($(Ca)+(0,0.5)$) ($(Ca)+(0,-0.5)$) -- ($(SW)+(0,0.5)$);
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||||
\end{tikzpicture}
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||||
\caption{...}
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||||
\label{fig:cpu_cache}
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||||
\end{figure}
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Temporärer, flüchtiger, schneller Zwischenspeicher, um auf Informationen aus dem Hauptspeicher schneller zugreifen zu können.
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Eigenschaften des Cache:
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\begin{itemize}[noitemsep]
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\item flüchtig
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\item kleiner als das zu cachende Medium (Hauptspeicher)
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\item schneller als das zu cachende Medium (Hauptspeicher)
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\item transparent, \dash es wird nicht auf den Cache, sondern auf das zu cachende Medium logisch zugegriffen (die \acs{CPU} adressiert den Hauptspeicher und nicht den Cache)
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\item konsistent, \dash alle Instanzen derselben \acf{HSA} haben denselben Wert
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\item kohärent, \dash beim Zugriff auf eine \acs{HSA} wird immer der aktuelle Wert geliefert
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\end{itemize}
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\bigskip
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\begin{Hinweis}[frametitle={Anmerkung: Kohärenz und Konsistenz}]
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Kohärenz ist Pflicht und Konsistenz ist Wunsch, da aus Konsistenz Kohärenz folgt. Zeitweise kann aber auf Konsistenz verzichtet werden.
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\end{Hinweis}
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Lokalität des Zugriffmusters \newline
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$\Rightarrow$ verantwortlich dafür, dass der Cache Geschwindigkeitsvorteile bringen kann.
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@ -39,8 +39,10 @@
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\chapter{Abkürzungsverzeichnis}
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\begin{acronym}[xxxxxxxx]
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\acro{BLW}{Bandlaufwerk}
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\acro{CISC}{Complex Instruction Set Computer}
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\acro{CLA-PA}{Carry-Look-Ahead-Paralleladdierer}
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||||
\acro{CPU}{central processing unit}
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||||
\acro{CPU}{Central Processing Unit}
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||||
\acro{D-FF}{D-Flip-Flop}
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\acro{DMF}{Disjunktive Minimalform}
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||||
\acro{DNF}{Disjunktive Normalform}
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@ -49,11 +51,15 @@
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\acro{GLZ}{Gatterlaufzeit}
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||||
\acrodefplural{GLZ}[GLZs]{Gatterlaufzeiten}
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||||
\acro{HA}{Halbaddierer}
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||||
\acro{HS}{Hauptspeicher}
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||||
\acro{HSA}{Hauptspeicheradresse}
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||||
\acro{HW}{Hardware}
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||||
\acro{LW}{Laufwerk}
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||||
\acro{PC}{Personal Computer}
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||||
\acro{PA}{Paralleladdierer}
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||||
\acro{PM}{Parallelmultiplizierer}
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||||
\acro{RC-PA}{Ripple-Carry-Paralleladdierer}
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||||
\acro{RISC}{Reduced Instruction Set Computer}
|
||||
\acro{SA}{Serielladdierer}
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\acro{SR}{Schieberegister}
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\acro{UNIVAC}{Universal Automatic Computer}
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