DHBW_AI_16/Rechnerarchitektur_Roethig
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[Speicher] Formatiert

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Andre Meyering 2017-12-11 13:15:25 +01:00
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commit bcb14cb7fd
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Kapitel/03_Speicher.tex
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@ -753,15 +753,18 @@ Eine matrixförmige Speicherorganisation: zweidimensionale Anordnung der Speiche
\label{fig:matrix_decoder} \label{fig:matrix_decoder}
\end{figure} \end{figure}
$a_3a_2$ gibt die Zeilennummer an und $a_1a_0$ die Spaltennummer. Somit reicht es statt eines 4:16-Decoder einen 2:4 Zeilen- und einen 2:4 Spalten-Decoder zu verwenden. $a_3a_2$ gibt die Zeilennummer an und $a_1a_0$ die Spaltennummer. Somit reicht es statt eines 4:16-Decoders einen 2:4~Zeilen- und einen 2:4~Spalten-Decoder zu verwenden.
\textbf{Aufwand} \newline \textbf{Aufwand} \newline
Anstatt eines 4:16-Decoder mit 64 Transistor, zwei 2:4-Decoder mit $2\cdot 8$ Transistoren = 16 Transistoren. Anstatt wie bei einem 4:16-Decoder mit 64 Transistoren beträgt der Aufwand bei zwei 2:4-Decodern mit $2\cdot 8$ Transistoren = 16 Transistoren.
64-Bit \acs{HSA}: als $64:2^{64}$ Decoder: $2^{70}$ Transistoren \newline 64-Bit \acs{HSA}: als $64:2^{64}$ Decoder: $2^{70}$ Transistoren
als Matrix mit $2^{32}$ Zeilen und $2^{32}$ Spalten: \newline
$32:2^{32}$ Decoder mit jeweils $32\cdot 2^{32}$ Transistoren=$2^{37}$ Transistoren \newline als Matrix mit $2^{32}$ Zeilen und $2^{32}$ Spalten:
2 Stück: $2^{38}$ Transistoren: 256 Mrd. Transistoren \begin{itemize}
\item $32:2^{32}$ Decoder mit jeweils $32\cdot 2^{32}$ Transistoren = $2^{37}$ Transistoren
\item 2 Stück: $2^{38}$ Transistoren: 256 Mrd. Transistoren
\end{itemize}
In linearer Organisation betrüge der Decoder-Aufwand das 4-Mrd.-fache! Damit ergibt sich eine große Einsparung beim Decoder-Aufwand! In linearer Organisation betrüge der Decoder-Aufwand das 4-Mrd.-fache! Damit ergibt sich eine große Einsparung beim Decoder-Aufwand!
@ -772,17 +775,16 @@ Statt eines Spalten-Decoders werden die Datenleitungen aller Speicherbits einer
\begin{figure}[ht] \begin{figure}[ht]
\centering \centering
\includegraphics[width=\textwidth-4cm]{./Bilder/Matrix_Multiplexer.png} \includegraphics[width=\textwidth-5cm]{./Bilder/Matrix_Multiplexer.png}
\caption{Matrixmultiplexer} \caption{Matrixmultiplexer}
\label{fig:matrix_multiplexer} \label{fig:matrix_multiplexer}
\end{figure} \end{figure}
\begin{description} \begin{description}
\item[$2^n:1$-MUX] Baustein, welcher aus $2^n$-Dateneingängen anhand einer $n$-stelligen Adresse eine Datenleitung auswählt und ausgibt. \item[$2^n:1$-MUX] Baustein, welcher aus $2^n$-Dateneingängen anhand einer $n$-stelligen Adresse eine Datenleitung auswählt und ausgibt.
\item[$2^4:1$-MUX] Hat 4 Adresseingänge und $2^4=16$ Dateneingänge
\end{description} \end{description}
$2^4:1$-MUX: Hat 4 Adresseingänge und $2^4=16$ Dateneingänge
\begin{figure}[!ht] \begin{figure}[!ht]
\centering \centering
\includegraphics[width=\textwidth-2cm]{./Bilder/Schaltnetz_MUX.png} \includegraphics[width=\textwidth-2cm]{./Bilder/Schaltnetz_MUX.png}
@ -796,9 +798,7 @@ $2^n:1$ MUX: \newline
\hspace*{5mm}ein $n:2^n$ Decoder \newline \hspace*{5mm}ein $n:2^n$ Decoder \newline
\hspace*{5mm}$2^n$ \code{UND} mit jeweils 2 Eingängen \newline \hspace*{5mm}$2^n$ \code{UND} mit jeweils 2 Eingängen \newline
\hspace*{5mm}ein \code{ODER} mit $2^n$ Eingängen \newline \hspace*{5mm}ein \code{ODER} mit $2^n$ Eingängen \newline
\hspace*{5mm}Gesamtaufwand: \newline \hspace*{5mm}\textit{Gesamtaufwand}: $n\cdot 2^n+2\cdot 2^n+2^n$ Transistoren $=(n+3)\cdot 2^n$ Transistoren
\hspace*{5mm}$n\cdot 2^n+2\cdot 2^n+2^n$ Transistoren \newline
\hspace*{5mm}$=(n+3)\cdot 2^n$ Transistoren \newline\todo{Formatieren}
Insgesamt braucht man für einen kleinen Decoder und einem kleinen Multiplexer immer noch deutlich weniger Hardwareaufwand wie für einen großen Decoder. Insgesamt braucht man für einen kleinen Decoder und einem kleinen Multiplexer immer noch deutlich weniger Hardwareaufwand wie für einen großen Decoder.